背景介紹

在嵌入式系統(tǒng)中，UART 串口通常用于調(diào)試和通訊。通常情況下，調(diào)試串口對(duì)波特率的大小沒有特別要求，一般配置是 115200 8N1。UART 串口除了調(diào)試功能外，有時(shí)候在設(shè)計(jì)中也會(huì)充當(dāng)數(shù)據(jù)通訊接口和其它單板或模組進(jìn)行互連通訊。當(dāng) UART 作為數(shù)據(jù)通訊接口時(shí)，對(duì)傳輸?shù)膸捑蜁?huì)有較高要求，往往原先的波特率 115200 就不能適應(yīng)這樣的需求了。接下來將介紹 Altera A10 SoC HPS UART 作為數(shù)據(jù)通訊接口需要注意的地方。

HPS UART 波特率配置

1. 配置波特率的寄存器 rbr_thr_dll

Altera A10 SoC HPS 提供了兩個(gè) UART 接口：UART 0 和 UART 1。分配的固定基地址如下圖 (圖1) 所示：

圖1 固定基地址

根據(jù)數(shù)據(jù)手冊(cè)的描述說明，分頻值 = 串口時(shí)鐘 ÷ (16* 波特率)。由于分頻值的結(jié)果很可能是個(gè)小數(shù)，需要取最接近的一個(gè)整數(shù)，寫進(jìn)分頻值的寄存器的低 8 位 DLL 和高 8 位 DLH，這樣實(shí)際的波特率就和預(yù)期的波特率存在些差異，見下圖 (圖2)：

圖2 DLL 寄存器

2. 波特率誤差控制

這里需要注意的是：實(shí)際中，當(dāng) SoC FPGA 單板的 UART 串口作為數(shù)據(jù)傳輸接口與其它單板或模組通訊時(shí)，兩者 UART 串口的波特率大小配置要盡可能相等或接近，波特率的相差控制在 2% 以內(nèi)。若相差過大就有可能出現(xiàn) UART 串口所傳輸?shù)臄?shù)據(jù)不能被對(duì)端 UART 串口正確識(shí)別，從而可能導(dǎo)致數(shù)據(jù)傳輸失敗。

實(shí)際應(yīng)用案例

關(guān)于這種應(yīng)用情況，接下來通過一個(gè)客戶實(shí)際的例子為大家進(jìn)行解釋說明?？蛻羰褂?Altera A10 SOC FPGA，HPS 通過 UART 0 外接一塊模組進(jìn)行數(shù)據(jù)傳輸，初始配置如下圖 (圖3) 所示：

圖3 初始配置

從上圖可以看出，Qsys HPS 時(shí)鐘與復(fù)位 config，客戶配置的 l4_sp clock 為 100MHz，配置的分頻值為 3，對(duì)應(yīng)的波特率為 100 ÷ (16*3) = 2.083M。但示波器測(cè)試是 2.084M，見下圖 (圖4) 藍(lán)框標(biāo)記：

圖4 示波器測(cè)試值

然而，HPS UART 串口外接模組的串口波特率為 2.00M，相差達(dá)到 4%，導(dǎo)致兩塊單板通訊失敗。經(jīng)過調(diào)整適配配置參數(shù)最終才找到合適的時(shí)鐘及分頻值，如下圖 (圖5) 所示：

圖5 合適的時(shí)鐘及分頻值

將客戶配置的 l4_sp clock 由 100MHz 調(diào)整為 62.5MHz，配置的分頻值調(diào)整為 2，對(duì)應(yīng)的波特率為 62.5 ÷ (16*2) = 1.95M，兩者波特率相差大約 2%，最終兩塊單板的 UART 串口通訊恢復(fù)正常，數(shù)據(jù)帶寬大約是 0.19MB/S。

總結(jié)

本文介紹了 Altera A10 SoC HPS UART 作為數(shù)據(jù)通訊接口的應(yīng)用，重點(diǎn)講解了波特率配置、分頻值計(jì)算及實(shí)際應(yīng)用中的調(diào)試技巧。通過合理配置時(shí)鐘和分頻值，開發(fā)者可以實(shí)現(xiàn)高速、穩(wěn)定的 UART 數(shù)據(jù)傳輸。