核心要點(diǎn)

受控阻抗布線通過匹配走線阻抗來防止信號(hào)失真，從而保持信號(hào)完整性。

高速PCB設(shè)計(jì)中，元件與走線的阻抗匹配至關(guān)重要。

PCB材料的選擇（如低損耗層壓板）對(duì)減少信號(hào)衰減起關(guān)鍵作用。

受控阻抗布線如何保障信號(hào)完整性

為實(shí)現(xiàn)電路信號(hào)完整性，需遵循以下設(shè)計(jì)規(guī)范：避免直角走線、隔離時(shí)鐘信號(hào)與電源信號(hào)、保持元件間最短距離。

受控阻抗布線通過調(diào)整走線尺寸和環(huán)境參數(shù)，使其特性阻抗與設(shè)計(jì)目標(biāo)匹配，從而確保信號(hào)傳輸過程中的完整性。隨著信號(hào)速度提升（甚至達(dá)到GHz級(jí)且面積縮?。?，信號(hào)完整性成為關(guān)鍵考量。該技術(shù)能維持信號(hào)強(qiáng)度，使其從源端到終端的傳輸過程保持穩(wěn)定。

受控阻抗布線在電路中的行為

電路中除源端和負(fù)載外還存在大量元件。能量從元件輸出引腳經(jīng)走線流向負(fù)載時(shí)會(huì)產(chǎn)生失真和損耗。若能量未被負(fù)載完全吸收，會(huì)反射回源端，引發(fā)疊加或抵消效應(yīng)（如振鈴現(xiàn)象），導(dǎo)致信號(hào)完整性受損。

阻抗不匹配時(shí)，電路可能表現(xiàn)異常。通過匹配走線阻抗可抑制信號(hào)反射。當(dāng)源端與負(fù)載阻抗匹配時(shí)，能量沿走線傳輸效率最高，實(shí)現(xiàn)從源端到走線、再?gòu)淖呔€到負(fù)載的高效耦合。這種基于阻抗匹配的布線技術(shù)稱為受控阻抗布線，可有效消除失真、振鈴和信號(hào)丟失。

受控阻抗布線設(shè)計(jì)方法

1. 元件阻抗匹配

首先需匹配電路中元件的阻抗。輸入引腳的高阻抗與輸出引腳的低阻抗會(huì)導(dǎo)致失配，通過在輸入/輸出引腳間添加端接元件可實(shí)現(xiàn)阻抗匹配。

2. 走線阻抗匹配

通過調(diào)整走線幾何尺寸（長(zhǎng)、寬、厚度）及環(huán)境參數(shù)（如介質(zhì)常數(shù)）實(shí)現(xiàn)目標(biāo)阻抗。走線特性阻抗由電阻、感抗、容抗和電導(dǎo)共同決定。設(shè)計(jì)良好的受控阻抗布線可使阻抗在跨層傳輸時(shí)保持恒定（典型值范圍：25–125 ?）。

PCB材料的介質(zhì)常數(shù)和介質(zhì)厚度影響走線阻抗。高速設(shè)計(jì)優(yōu)先選用低介電常數(shù)、低損耗角正切的層壓板材料，以提升信號(hào)性能，減少失真和相位抖動(dòng)。低損耗材料制造的PCB能顯著改善高頻設(shè)計(jì)的信號(hào)完整性。

PCB中的受控阻抗設(shè)計(jì)實(shí)例

在多層電路板中，走線位于層間，需通過兩側(cè)層壓板厚度實(shí)現(xiàn)阻抗匹配。以下是多層PCB中常見的受控阻抗結(jié)構(gòu)示例：

OrCAD X 24.1版本優(yōu)化了阻抗與耦合設(shè)計(jì)流程，提供更高效的受控阻抗布線支持。

在OrCAD X 中應(yīng)用受控阻抗布線

OrCAD X 提供了一套全面的工具，專門用于幫助設(shè)計(jì)人員實(shí)現(xiàn)受控阻抗布線。這些功能允許精確控制 PCB 走線的阻抗。

在處理高速、高頻關(guān)鍵信號(hào)時(shí)，信號(hào)完整性必須全程保持。受控阻抗布線是PCB設(shè)計(jì)的核心實(shí)踐，可確保信號(hào)從源端到負(fù)載的無損傳輸。當(dāng)走線阻抗匹配時(shí)，信號(hào)完整性失效概率將降至最低。

OrCAD X提供全套工具保障走線阻抗匹配，助力實(shí)現(xiàn)最優(yōu)性能。

文章來源：Cadence