概述
AD9864是一款通用中頻子系統(tǒng)，可對信號帶寬范圍為6.8 kHz至270 kHz的低電平10 MHz至300 MHz中頻輸入進(jìn)行數(shù)字化處理。AD9864的信號鏈包括一個低噪聲放大器(LNA)、一個混頻器、一個帶通Σ-Δ型模數(shù)轉(zhuǎn)換器(ADC)以及一個具有可編程抽取系數(shù)的抽取濾波器。自動增益控制(AGC)電路提供12 dB的連續(xù)增益調(diào)整。輔助模塊包括時鐘和LO頻率合成器。

AD9864的高動態(tài)范圍和帶通Σ-Δ型轉(zhuǎn)換器內(nèi)在的抗混疊功能，使該器件能處理比目標(biāo)信號強(qiáng)度高達(dá)95 dB的阻塞信號。此特性可以降低中頻濾波要求，從而降低無線電的成本，而且還支持不同通道帶寬的多模無線電，使中頻濾波器具有較大的額定通道帶寬。

通過SPI?端口可對AD9864的許多參數(shù)進(jìn)行編程，因此該器件可針對特定應(yīng)用進(jìn)行優(yōu)化?？删幊虆?shù)包括：頻率合成器分頻比、AGC衰減和上升/延遲時間、接收信號強(qiáng)度水平、抽取系數(shù)、輸出數(shù)據(jù)格式、16 dB衰減器以及所選的偏置電流。

AD9864采用48引腳LFCSP封裝，以2.7 V至3.6 V單電源供電?？偣牡湫椭禐?6 mW，可通過串行接口實(shí)現(xiàn)省電模式。
數(shù)據(jù)表：*附件：AD9864中頻數(shù)字化子系統(tǒng)技術(shù)手冊.pdf

應(yīng)用

• 多模式窄帶無線電產(chǎn)品
  • 模擬/數(shù)字UHF/VHF FDMA接收機(jī)
  • TETRA、APCO25、GSM/EDGE
• 便攜式和移動無線電產(chǎn)品
• SATCOM終端

特性

• 輸入頻率：10 MHz至300 MHz
• 復(fù)合輸出信號帶寬：6.8 kHz至270 kHz
• 單邊帶噪聲系數(shù)（SSB NF）：7.5 dB
• 輸入三階交調(diào)截點(diǎn)(IIP3)：?7.0 dBm
• 無AGC范圍最高達(dá)?34 dBm
• 連續(xù)AGC范圍：12 dB
• 前端衰減器：16 dB
• 基帶I/Q 16位（或24位）串行數(shù)字輸出
• LO和采樣時鐘頻率合成器
• 可編程抽取系數(shù)、輸出格式、AGC和頻率合成器設(shè)置
• 370 Ω輸入阻抗
• 電源電壓：2.7 V至3.6 V
• 低功耗： 17 mA
• 48引腳LFCSP封裝

框圖

引腳配置描述

典型性能特征

工作原理

上電復(fù)位

當(dāng)VDD電源電壓超過閾值時，SPI寄存器會自動設(shè)置為默認(rèn)值。這確保了AD9864處于已知狀態(tài)，并在最小電源功耗下穩(wěn)定運(yùn)行。SPI寄存器無需寫入其默認(rèn)設(shè)置，這等同于通過軟件復(fù)位將0x09發(fā)送到SFR。0xF00可作為第一個SPI寫命令，提供額外保障。

同步串行接口（SSI）

AD9864為其SSI輸出數(shù)據(jù)格式、編程模式及其與幀同步信號（FS）、時鐘（SCLK）的定時關(guān)系提供了高度靈活性。AD9864提供三線制數(shù)字接口，用于與主機(jī)設(shè)備進(jìn)行通信。在四線制模式下，幀同步信息被嵌入到數(shù)據(jù)流中，因此同時提供SCLK和DOUTA信號給主機(jī)設(shè)備。SSI控制寄存器（SSICR）和SSICR2中的表6到表13展示了與這些寄存器相關(guān)的位字段。

AD9864的主要輸出是在幀內(nèi)解調(diào)的同相（I）和正交（Q）信號流。SSI輸出端口有一個單比特流，其數(shù)據(jù)速率等于ADC采樣速率除以抽取因子。該比特流在解復(fù)用寄存器（0x007）中進(jìn)行編程。數(shù)據(jù)由一個Q字組成，其中每個字可以是24位或16位長，并且總是先發(fā)送最高有效位?？蛇x字節(jié)也可包含在Q字之后的SSI幀中。每個SSI幀由一個或多個Q字組成，Q字計(jì)數(shù)用于調(diào)制殘余誤差并估計(jì)接收信號幅度（相對于AD9864的滿量程）。圖32說明了SSI數(shù)據(jù)幀中的樣本關(guān)系。

如果SSICR1中的EAGC位被置位，會輸出兩個可選字節(jié)。第一個字節(jié)是 - 6 dB衰減設(shè)置（0 = 無衰減，255 = 24 dB衰減），而第二個字節(jié)包含24比特的接收信號強(qiáng)度指示（RSSI）值，其中RSSI的前8位是整數(shù)部分，后16位是小數(shù)部分。在第一個再生階段，信號強(qiáng)度與輸出的滿量程成比例。

兩個可選字節(jié)跟隨16比特的I和Q數(shù)據(jù)。如果EAGC位被置位，這兩個字節(jié)遵循I和Q數(shù)據(jù)的交替模式。在交替模式下，I數(shù)據(jù)中的整數(shù)部分是包含RSSI信息字節(jié)的最高有效位，而小數(shù)部分是該字節(jié)的最低有效位。

在雙線接口中，嵌入的幀同步（EFS）在第一個字節(jié)的第1位設(shè)置。在四線接口中，EFS在嵌入式幀中，該幀由一個起始位（低電平）和一個停止位（高電平）包圍，每個幀端至少有10個高電平位。FS保持低電平或三態(tài)（默認(rèn)），以防止幀同步位（SFS）翻轉(zhuǎn)。其他位可用于反轉(zhuǎn)SFS的狀態(tài)。延遲控制幀同步脈沖一個時鐘周期（DLFS），以確保時鐘信號不干擾SFS。注意，如果EFS設(shè)置為1，SFS不能被位時鐘（SCLK）翻轉(zhuǎn)。

輔助寄存器可將輸出比特率（fSSI_OUT）設(shè)置為輸入采樣時鐘頻率（fCLK_IN）或其整數(shù)分頻。注意，fSSI_OUT等于fCLK_IN除以解復(fù)用寄存器中設(shè)置的抽取因子。它應(yīng)該足夠高，以避免混疊，且不會損壞輸出比特流中的數(shù)據(jù)。用戶通常選擇輸出比特率，使一個SSI幀適合所選字長和抽取因子。使用高電平位來填充每個字節(jié)。