概述
AD9866是一款混合信號前端(MxFE ) IC，適合要求發(fā)射和接收路徑功能的收發(fā)器應(yīng)用，數(shù)據(jù)速率最高可達(dá)80 MSPS。靈活的數(shù)字接口、省電模式和發(fā)射-接收高隔離度，使該器件特別適合半雙工和全雙工應(yīng)用。該數(shù)字接口極為靈活，可與支持半雙工或全雙工數(shù)據(jù)傳輸?shù)臄?shù)字后端實(shí)現(xiàn)簡單接口，因此AD9866經(jīng)常用來取代分立式ADC和DAC解決方案。省電模式能夠降低個(gè)別功能模塊的功耗，或者在半雙工應(yīng)用中關(guān)斷未使用的模塊。串行端口接口(SPI)允許對許多功能模塊進(jìn)行軟件編程。片內(nèi)PLL時(shí)鐘乘法器和頻率合成器提供所有需要的內(nèi)部時(shí)鐘，以及單晶振或時(shí)鐘源的外部時(shí)鐘。
數(shù)據(jù)表：*附件：AD9866 12位寬帶調(diào)制解調(diào)器混合信號前端技術(shù)手冊.pdf

發(fā)射信號路徑由可旁路2×/4×低通插值濾波器、12位TxDAC ^?^ 和線路驅(qū)動器組成。在輸入數(shù)據(jù)速率為80 MSPS時(shí)，發(fā)射路徑信號帶寬可以高達(dá)34 MHz。TxDAC提供差分電流輸出，可將該輸出直接導(dǎo)引至外部負(fù)載，或?qū)б羶?nèi)部低失真電流放大器。電流放大器(IAMP)可以配置為電流或電壓模式線路驅(qū)動器（采用兩個(gè)外部NPN晶體管），能夠提供23 dBm以上的峰值信號功率。發(fā)射功率可以進(jìn)行數(shù)字控制，范圍為19.5 dB，步進(jìn)為0.5 dB。

接收路徑由可編程放大器(RxPGA)、可調(diào)諧低通濾波器(LPF)和12位ADC組成。低噪聲RxPGA具有?12 dB至+48 dB的可編程增益范圍，步進(jìn)為1 dB；對于30 dB以上的增益設(shè)置，其折合到輸入端的噪聲低于3.3 nV/√Hz。接收路徑LPF截止頻率可以在15 MHz至35 MHz范圍內(nèi)設(shè)置，或者簡單地予以旁路。12位ADC可以在5 MSPS至80 MSPS范圍內(nèi)實(shí)現(xiàn)出色的動態(tài)性能。RxPGA和ADC均能提供可調(diào)整的功耗，以實(shí)現(xiàn)功耗/性能優(yōu)化。AD9866可以為許多寬帶調(diào)制解調(diào)器提供高度集成的解決方案。它采用節(jié)省空間的64引腳芯片級封裝，額定溫度范圍為?40°C至+85°C商用溫度范圍。

應(yīng)用

• 電力線網(wǎng)絡(luò)
• VDSL和HPNA
• 有線通信

特性

• 低成本3.3 V CMOS MxFETM，適合寬帶調(diào)制解調(diào)器
• 12位數(shù)模轉(zhuǎn)換器
  2×/4×插值濾波器
  200 MSPS DAC更新速率
• 集成23 dBm線路驅(qū)動器，具有19.5 dB增益控制范圍
• 12位、80 MSPS模數(shù)轉(zhuǎn)換器
• -12 dB至+48 dB低噪聲RxPGA(<2.5 nV/√Hz)
• 三階可編程低通濾波器
• 靈活的數(shù)字?jǐn)?shù)據(jù)路徑接口
  -半雙工和全雙工操作
  -向后兼容AD9975和AD9876
• 多種關(guān)斷/省電模式
• 內(nèi)部時(shí)鐘乘法器(PLL)
• 兩路輔助可編程時(shí)鐘輸出
• 提供64引腳芯片級封裝或裸片

框圖

引腳配置描述

典型性能特征

數(shù)字接口

數(shù)字接口端口可配置為半雙工或全雙工模式，分別通過將MODE引腳置低或高來實(shí)現(xiàn)。在半雙工模式下，發(fā)射路徑（Tx）和接收路徑（Rx）共享一個(gè)10位雙向總線，稱為ADIO端口。在全雙工模式下，數(shù)字接口被劃分為兩個(gè)6位端口，分別為Tx[5:0]和Rx[5:0]，用于同時(shí)進(jìn)行Tx和Rx操作。在這種模式下，數(shù)據(jù)在AD9865 ASIC與外部器件之間傳輸。AD9865還具備靈活的數(shù)字接口，可通過6位PGA端口更新RPGA和TxPGA增益寄存器，實(shí)現(xiàn)快速更新；也可通過SPI端口進(jìn)行較慢的更新。更多信息請參閱RPGA控制部分。

半雙工模式

當(dāng)MODE引腳置低時(shí)，半雙工模式按以下方式運(yùn)行。雙向ADIO端口通常在Tx數(shù)據(jù)路徑和Rx數(shù)據(jù)路徑之間交替使用。數(shù)字接口由AD9865 ASIC控制，通過使能ADIO端口的輸入鎖存器和控制輸出驅(qū)動器來實(shí)現(xiàn)。此外，還使用兩個(gè)控制信號，即來自DSP（或數(shù)字ASIC）的TXEN和RXEN。同時(shí)，也會用到兩個(gè)時(shí)鐘信號：TXCLK用于鎖存Tx輸出數(shù)據(jù)，RXCLK用于鎖存Rx輸入數(shù)據(jù)。通過將TXEN和RXEN設(shè)置為低電平（默認(rèn)設(shè)置），可禁用ADIO端口，使其能夠與共享總線進(jìn)行交互。

在內(nèi)部，ADIO端口由一個(gè)輸入鎖存器和一個(gè)三態(tài)輸出緩沖器組成，用于將Tx路徑與Rx路徑并行連接。輸入鎖存器：RXEN用于將三態(tài)輸出設(shè)置為一個(gè)五樣本深度的FIFO。輸入樣本在內(nèi)部ADC時(shí)鐘（ADCLK）和外部采樣時(shí)鐘（TXCKS）之間進(jìn)行對齊。當(dāng)TXEN引腳為高電平，且TXCLK引腳上有時(shí)鐘信號時(shí)，ADIO總線會將Tx數(shù)據(jù)字傳輸?shù)絋x路徑，如圖49所示。

ADIO端口之后的Tx插值濾波器可以通過將RXEN引腳置低來與TXCLK解耦。這樣，在TXEN為高電平的情況下，插值濾波器會在33個(gè)時(shí)鐘周期內(nèi)對數(shù)據(jù)進(jìn)行濾波，然后在TXCLK上重新同步。

當(dāng)RXEN引腳為高電平，且RXCLK引腳上有時(shí)鐘信號時(shí)，輸出將來自接收路徑，并驅(qū)動ADIO總線。當(dāng)輸出緩沖器使能時(shí)，有效數(shù)據(jù)將在RXCLK的六個(gè)時(shí)鐘周期延遲后從內(nèi)部FIFO中輸出。

如果在此期間TXEN為高電平且TXCLK存在，ADIO將變?yōu)槿龖B(tài)。一旦RXEN引腳變回低電平，ADIO也將變?yōu)槿龖B(tài)。圖50展示了接收路徑輸出時(shí)序。

為了增加數(shù)字接口端口的靈活性，SPI寄存器中提供了多個(gè)編程選項(xiàng)。這些選項(xiàng)列于表14中。默認(rèn)情況下，Tx和Rx數(shù)據(jù)格式為直接二進(jìn)制，但可更改為補(bǔ)碼、偏移二進(jìn)制或格雷碼。默認(rèn)的TXEN和RXEN設(shè)置為高電平有效，但可將其設(shè)置為相反極性，以便它們共享同一控制端。在這種情況下，ADIO端口仍可被置于共享總線上，其輸入鎖存器可通過SPI寄存器控制信號進(jìn)行使能和禁用，輸出驅(qū)動器也可獨(dú)立調(diào)整。接收時(shí)鐘可通過選擇時(shí)鐘的上升沿或下降沿來驗(yàn)證/采樣接收路徑數(shù)據(jù)。最后，對于低數(shù)據(jù)速率應(yīng)用，可降低輸出驅(qū)動器的強(qiáng)度。

表14列出了半雙工接口的SPI寄存器。

半雙工接口可配置為從設(shè)備或主設(shè)備與數(shù)字ASIC通信。圖51展示了從設(shè)備配置示例。在此示例中，AD9866接收DAC和ADC所需的所有時(shí)鐘和控制信號，這些信號由數(shù)字ASIC提供。由于采樣時(shí)鐘是從OSCIN信號衍生而來的，因此TXCLK和RXCLK信號必須與OSCIN信號頻率相同。OSCIN信號的相位關(guān)系與TXCLK、RXCLK和OSCIN信號相關(guān)。如果數(shù)字ASIC無法提供較低頻率的時(shí)鐘源，AD9866可使用其內(nèi)部時(shí)鐘為DAC和ADC生成時(shí)鐘，并通過CLKOUT1或CLKOUT2將所需的時(shí)鐘信號傳輸給數(shù)字ASIC。