IP核的配置

其輸入為角度值。

1. 功能選擇為sin and cos（輸出時sin在高32位，cos在低32位）

2.Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅面積。具有并行結構配置的CORDIC核使用移位相加子級數(shù)組并行實現(xiàn)這些移位相加操作。該并形電路的實現(xiàn)規(guī)模與（內部精度 * 迭代次數(shù)）成正比。

3.Pipelining Mode選擇Optimal：在不使用任何額外LUT的情況下，以盡可能多的使用流水線級數(shù)。

4.Signed Fraction：有符號分數(shù)（默認格式）。X和Y的輸入和輸出表示為整數(shù)寬度為2位的二進制補碼定點數(shù)。這里輸入的角度值是第一位表示正負，第二位和第三位表示整數(shù)部分，后29位表示小數(shù)部分，范圍[-π,π]。輸出的值是第一位表示正負，第二位表示整數(shù)部分，后30位表示小數(shù)部分，范圍[-1,1]。

5.Radians：弧度制，范圍[-Pi,Pi]。相位將表示位整數(shù)寬度位3位的二進制補碼定點數(shù)。

6.Round Mode:Pos Neg Infinity：類似 round(x)。 四舍五入。

7.Iterations

控制要執(zhí)行的內部 add-sub 迭代次數(shù)。

當設置為0時（默認情況），執(zhí)行的迭代次數(shù)由輸出的所需精度決定，自動確定迭代次數(shù)，通常為輸出位寬。

手動設置時，開方設置比較復雜，參照手冊描述。其他情況下，對于位寬大于13的，應加1。

8.Precision

控制要執(zhí)行的內部 add-sub 計算精度。

當設置為0時（默認情況），根據(jù)輸出所需精度和內部迭代次數(shù)自動確定內部精度。

設置為( Input _ Width + Output _ Width + log2 ( Output _ Width) )時，無論輸入幅度如何，輸出相位都精確到全輸出寬度。

9.Coarse Rotation

控制粗旋轉模塊的實例化。作用于：Vector rotation, Vector translation, Sin and Cos, and ArcTan 功能。

關閉粗旋轉模塊，輸入輸出范圍限制在第一象限( - Pi / 4至+ Pi / 4)。

開啟粗旋轉模塊，粗旋轉通過將輸入樣本旋轉到第一象限，反向旋轉輸出樣本回到合適的象限，將CORDIC運算范圍擴展到全圓。

10.Compensation Scaling

控制用于補償CORDIC幅度縮放的補償縮放模塊。作用于：Vector Rotation and Vector Translation 功能。當選擇不補償時輸出是乘了倍數(shù)Z的。對于 Sin, Cos, Sinh, Cosh, ArcTan, ArcTanh and Square Root 無影響，應設置為 No Scale Compensation。

modulesincos_test(  input       clk,  input       start,  input[31:0]    pha_in,  outputwire    over,  outputwire[31:0] sin_out,  outputwire[31:0] cos_out   );   cordic_sincos my_sincos ( .aclk(clk),                // input wire aclk.s_axis_phase_tvalid(start), // input wire s_axis_phase_tvalid.s_axis_phase_tdata(pha_in),  // input wire [31 : 0] s_axis_phase_tdata.m_axis_dout_tvalid(over),  // output wire m_axis_dout_tvalid.m_axis_dout_tdata({sin_out,cos_out})   // output wire [63 : 0] m_axis_dout_tdata);    endmodule

`timescale1ns / 1psmoduletb_sincos();regclk =0;regstart =0;reg[31:0] pha_in=0;wireover;wire[31:0] sin_out;wire[31:0] cos_out;always#4.069clk=~clk;initialbegin    #10    start<=1;?// ? ? ? pha_in<=32'b00111001000000000000000000000000;? ? ? ? ?pha_in<=32'b01010000111110001000101101100010; ? ?endsincos_test my_sincos_test ( ? ?.clk? ? ? ? ? (clk), ? ?.start? ? ? ? (start), ? ?.pha_in? ? ? ?(pha_in), ? ?.over? ? ? ? ?(over), ? ?.sin_out? ? ? (sin_out), ? ?.cos_out? ? ? (cos_out) );endmodule

仿真結果：