來源：至芯

大家好，歡迎來到至芯科技FPGA煉獄營地，準(zhǔn)備開啟我們的偉大征程！正所謂“兵馬未動，糧草先行”，戰(zhàn)前的準(zhǔn)備自是必不可少，在FPGA的漫漫沙場，我們何以入場，何以取勝呢？在這里我們?yōu)楦魑粦?zhàn)友準(zhǔn)備了vivado 2018.3的使用教程。

1.1 新建工程

首先點擊圖標(biāo)打開Vivado2018.3軟件，如圖所示：

打開之后，如圖所示，點擊“CreateProject”新建一個工程。

打開新工程向?qū)醉?，直接點擊“Next”，如圖所示：

如圖所示：其中①框是設(shè)置工程的名字，這里取名為led_flash；②框是設(shè)置新建工程的存儲路徑，這里保存在新建的led_flash文件夾下；③框是選擇是否在②框的工程文件夾下新建一個子文件夾用于存放工程。這里不勾選。

如圖所示，選擇“RTLProject”即可，直接點擊“Next”。

如圖所示，在該頁面中可以點擊“AddFiles”來選擇添加已經(jīng)寫好的源文件，如果有多個文件可以一次性全部添加進工程，這里沒有寫好的源文件，所以就不添加。該頁面直接按默認設(shè)置，點擊“Next”：

如圖所示，在該頁面可以點擊“AddFiles”來選擇添加已經(jīng)寫好的約束文件，同樣的這里選擇不添加。該頁面直接按默認設(shè)置，點擊“Next”：

如圖所示，該界面是選擇FPGA芯片的型號，此開發(fā)板的型號：XC7Z035FFG676-2，選中第2個點擊“Next”：

如圖所示，最后生成整個新工程向?qū)У囊粋€總結(jié)，可以驗證下是否和自己最初的選擇有無差異，如果沒有問題點擊“Finish”。

新建工程完畢后，進入Vivado工程設(shè)計界面，如圖所示。

打開led_flash文件夾發(fā)現(xiàn)里面生成了一些文件夾和文件，led.xpr就是這個工程的工程文件，如圖所示：

1.2 RTL代碼編寫

如圖所示，新建一個.v文件，用于編寫代碼。找到“DesignSources”右擊，彈出如圖所示界面。

點擊“Add Sources…”。

如圖所示，選擇“Addor create design sources”。點擊“Next”。

如圖所示，選擇“CreateFile”。

如圖所示，①框中選擇語言，②框中輸入文件的名字。點擊“OK”。

如圖所示，點擊“Finish”。

如圖所示，點擊“OK”。

如圖所示，點擊“Yes”。

如圖所示，新的文件已經(jīng)添加進來。

1.3 Testbench代碼的編寫

如圖所示，找到“SimulationSources”，右擊，彈出如下圖所示界面。

如下圖所示，點擊“AddSources…”。

如下圖所示，點擊“Addor create simulation sources”。點擊“Next”。

如下圖所示，選擇“CreateFile”。

如圖所示，①框選擇文件的類型，②框輸入仿真文件的名字。點擊“OK”。

如圖所示，點擊“Finish”。

如圖所示，點擊“OK”。

選擇“Yes”。

如圖所示，仿真文件已經(jīng)加入工程。

1.4 打開SIMULATION觀察波形

如圖所示，在Vivado界面中，左鍵單擊SIMULATION下的Run Simulation后會出現(xiàn)Run Behavioral Simulation選項，單擊該選項進入仿真頁面。

如圖所示，其中①窗口可以看到設(shè)計的模塊劃分，可以選擇相應(yīng)模塊，右鍵點擊Add Wave Window將模塊下的全部信號添加到波形界面進行查看；②框中顯示的是選中模塊下的信號，同樣也可以選中相應(yīng)的信添加到仿真界面進行查看；③框為波形顯示界面，在該界面可以看到添加信號的波形，初始默認添加的信號為測試文件模塊的端口信號。

下面為大家介紹一些查看仿真波形圖比較常用的一些操作，如圖所示：

其中箭頭①所指的圖標(biāo)是波形復(fù)位，點擊后會直接對界面的波形進行全部清空。

箭頭②所指的圖標(biāo)是運行仿真，點擊該圖標(biāo)后會一直運行仿真，除非遇到HDL語句中的中斷仿真語句，如“$stop”或者手動點擊如圖所示箭頭所指的圖標(biāo)，仿真才會停止。使用該功能時需要注意，如果點擊了該圖標(biāo)，一定要記得點擊停止仿真，否則仿真機會一直運行下去，這會耗費電腦大量的內(nèi)存資源。

箭頭③所指的圖標(biāo)是讓仿真運行特定的一端時間，該段時間可以在④框中進行任意設(shè)置，比如這里設(shè)置的時間是1000ns，那么點擊③圖標(biāo)時，仿真就會運行1000ns。如果我們再點擊一次，仿真就會在原有的基礎(chǔ)上再往下運行1000ns。

箭頭⑤所指的圖標(biāo)是進行重新編譯仿真，當(dāng)對源代碼進行了修改后，就可以通過點擊該圖標(biāo)來進行重新仿真。

如圖所示，①框圖標(biāo)是對波形進行保存，也可以使用快捷鍵“Ctrl+S”進行保存；②框中圖標(biāo)是對波形進行放大以及縮小；點擊③圖標(biāo)是顯示全部仿真時間的波形圖；④框圖標(biāo)讓參考線（圖中黃色的線即是參考線）定位的選中信號的上升沿或者下降沿；點擊⑤框中圖標(biāo)可添加參考線。

1.5 管腳約束

仿真結(jié)束即驗證了代碼設(shè)計的正確性，也就是說可以上板驗證了，但是在上板之前還需要進行管腳約束，根據(jù)原理圖確定時鐘和led分別與FPGA芯片的哪個管腳對應(yīng)。

如圖所示，找到“Constraints”à“Add Sources…”

如圖所示，選擇“Addor create constraints”，點擊“Next”。

如圖所示，選擇“CreateFile”。

如圖所示，給約束文件起個名字，然后點擊“OK”。

如圖所示，點擊“Finish”。

如圖所示，編寫約束文件。

1.6 邏輯分析儀的使用

鼠標(biāo)左鍵點擊“IPCatalog”，進入IP核搜索界面。

如圖所示，在①框處輸入ila；雙擊②框處的“ILA（Integrated Logic Analyzer）”，進入ila的配置界面。

如圖所示，進入ila的配置界面，在“GeneralOptions”界面，①框是IP核的名字，保持默認即可。②框是探針的數(shù)量，根據(jù)所抓取的信號來選擇，如果想要抓3個信號，那么探針的數(shù)量就是3；如果想抓5個信號，那么探針的數(shù)量就是5。③框是采樣深度，采樣深度可以選擇的有1024、2048、4096、8192…131072等。

如圖所示，在“ProbePorts”界面，輸入對應(yīng)信號的位寬。然后點擊“OK”。

如圖所示，點擊“Generate”。

如圖所示，點擊“OK”。

如圖所示，在“IPSources”欄中，找到ila的例化模版，雙擊進去，把例化文件復(fù)制到想要觀察的信號對應(yīng)的模塊中。

如圖所示，復(fù)制例化文件。

如圖所示，將想要觀察的信號接到探針上，邏輯分析儀時鐘的選擇非常重要，信號用哪個時鐘驅(qū)動的，邏輯分析儀就使用哪個時鐘。

自此，邏輯分析儀加入完畢，重新編譯，生成bit文件。

下板文件生成之后，連接板卡的電源與燒寫線。

鼠標(biāo)左鍵點擊“OpenHardware Manager”。

鼠標(biāo)左鍵點擊“Opentarget”。

如圖所示，點擊“AutoConnect”。

如圖所示，鼠標(biāo)左鍵點擊“Programdevice”。

如圖所示，點擊“Program”就可以燒寫程序。

如圖所示，燒寫程序之后，彈出如圖所示界面。

如圖所示，①框是立即觸發(fā)，不需要任何觸發(fā)條件；②框是條件觸發(fā)，滿足設(shè)置的條件才會觸發(fā)；③框是循環(huán)觸發(fā)，滿足設(shè)置的條件，會一直觸發(fā)。

如圖所示，①框是設(shè)置觸發(fā)的窗口個數(shù)。②框是設(shè)置采樣深度。③框是設(shè)置觸發(fā)的位置。

如圖所示，添加想要觸發(fā)的信號。

如圖所示，是設(shè)置的方式，有0、1、X、R（上升沿）、F（下降沿）

如圖所示，設(shè)置上升沿觸發(fā)。

如圖所示，點擊條件觸發(fā)。