文章來源：半導(dǎo)體與物理

原文作者：jjfly686

本文介紹了芯片中金屬互連線的各個層級的不同設(shè)計。

在半導(dǎo)體芯片中，數(shù)十億晶體管需要通過金屬互連線（Interconnect）連接成復(fù)雜電路。隨著制程進(jìn)入納米級，互連線的層次化設(shè)計成為平衡性能、功耗與集成度的關(guān)鍵。芯片中的互連線按長度、功能及材料分為多個層級，從全局電源網(wǎng)絡(luò)到晶體管間的納米級連接，每一層都有獨(dú)特的設(shè)計考量。

全局互連（Global Wires）

層級范圍：通常為最高層金屬（如M8、M9），最多2層。

長度：5-10mm，覆蓋整個芯片區(qū)域。

功能：傳輸電源（Vdd）、地線（GND）及全局時鐘信號。

材料：采用摻氟硅酸鹽玻璃（FSG，k≈3.5）或傳統(tǒng)氧化物（SiO?，k≈3.9）作為絕緣介質(zhì)，銅（Cu）為導(dǎo)體。

設(shè)計優(yōu)勢：高層金屬厚度可達(dá)1-3μm，電流承載能力是低層金屬的2-3倍，適合大電流傳輸。

半全局互連（Semi-Global Wires）

層級范圍：中間層金屬（如M4-M7），最多4層。

長度：0.5-5mm，連接不同功能模塊（如CPU核心與緩存）。

材料：絕緣介質(zhì)為碳摻雜硅氧化物（CDO，k≈2.8-3.2），銅互連搭配氮化鉭（TaN）阻擋層。

性能優(yōu)化：CDO的碳摻雜降低介電常數(shù)，減少信號串?dāng)_，同時保持機(jī)械強(qiáng)度。

中間互連（Intermediate Wires）

層級范圍：低層金屬（如M2-M3），最多5層。

長度：<100μm，實(shí)現(xiàn)模塊內(nèi)局部連接。

材料：同樣使用CDO介質(zhì)，銅互連需更薄的阻擋層（1-2nm TaN）。

工藝挑戰(zhàn)：深寬比>5:1的通孔需原子層沉積（ALD）銅籽晶層，避免電鍍空洞。

局部互連（M1 & Contacts）

層級范圍：最底層金屬（M1），直接連接晶體管源/漏極。

長度：<50μm，納米級線寬（10-20nm）。

材料：CDO介質(zhì)，鈷（Co）或釕（Ru）逐步替代銅，減少電阻飆升問題。

關(guān)鍵技術(shù)：選擇性外延填充接觸孔，結(jié)合化學(xué)機(jī)械拋光（CMP）確保平坦化。