一對(duì)N溝道和P溝道 MOS 管以推挽形式工作，構(gòu)成互補(bǔ)的金屬氧化物半導(dǎo)體器件（Complementary Metal-Oxide-Semiconductor, CMOS）。其組成的反相器基本電路單元所實(shí)現(xiàn)一定邏輯功能的集成電路稱(chēng)為CMOS 電路。其特點(diǎn)是：①靜態(tài)功耗低，每門(mén)功耗為納瓦級(jí)；②邏輯擺幅大，近似等于電源電壓；③抗干擾能力強(qiáng)，直流噪聲容限達(dá)邏輯擺幅的35%左右；④可在較廣泛的電源電壓范圍內(nèi)工作，便于與其他電路接口；⑤速度快，門(mén)延遲時(shí)間達(dá)納秒級(jí)；⑥在模擬電路中應(yīng)用，其性能比 NMOS 電路好；⑦與 NMOS 電路相比，集成度稍低；⑧有“自鎖效應(yīng)”，影響電路正常工作。圖1.8為當(dāng)代先進(jìn)CMOS 器件結(jié)構(gòu)示意圖。

MOS 器件不斷地按比例縮小，通常伴隨柵極氧化層的厚度的減薄，發(fā)生強(qiáng)反型時(shí)，溝道中的電阻將進(jìn)一步降低，MOS器件速度將進(jìn)一步提升。理論上MOSFET 的柵極應(yīng)該盡可能選擇導(dǎo)電性良好的導(dǎo)體，重?fù)诫s多晶硅普遍用于制作MOSFET 的柵極，但這并非完美的選擇。采用多晶硅柵極的理由如下：MOSFET 的閾值電壓主要由柵極與溝道材料的功函數(shù)之間的差異來(lái)決定，因?yàn)槎嗑Ч璞举|(zhì)上是半導(dǎo)體，所以可以通過(guò)摻雜不同極性及濃度的雜質(zhì)來(lái)改變其功函數(shù)。更重要的是，因?yàn)槎嗑Ч韬推涞紫伦鳛闇系赖墓柚g禁帶寬度相同，因此在降低 PMOS或NMOS的閾值電壓時(shí)，可以通過(guò)直接調(diào)整多晶硅的功函數(shù)來(lái)達(dá)成需求。反過(guò)來(lái)說(shuō)，金屬材料的功函數(shù)并不像半導(dǎo)體那么易于改變，如此一來(lái)要降低 MOSFET的閾值電壓就變得比較困難。而且如果想要同時(shí)降低PMOS 和 NMOS 的閾值電壓，將需要兩種不同的金屬分別做其柵極材料，增加了工藝的復(fù)雜性；經(jīng)過(guò)多年的研究，已經(jīng)證實(shí)硅-二氧化硅界面兩種材料之間的缺陷相對(duì)而言比較少。反之，金屬-絕緣體界面的缺陷多，容易在兩者之間形成很多表面能階，大幅影響器件的性能；多晶硅的熔點(diǎn)比大多數(shù)的金屬高，而在現(xiàn)代的半導(dǎo)體工藝中，習(xí)慣在高溫下沉積柵極材料以增進(jìn)器件性能。金屬的熔點(diǎn)較低，將會(huì)影響工藝所能使用的溫度上限。

不過(guò)雖然多晶硅在過(guò)去的二十多年里已成為制造MOSFET 柵極的標(biāo)準(zhǔn)，但也有若干缺點(diǎn)使得工業(yè)界在先進(jìn)CMOS 器件產(chǎn)品中使用高介電常數(shù)的介質(zhì)和金屬柵極（High-kMetal Gate,HKMG），這些缺點(diǎn)如下：多晶硅導(dǎo)電性不如金屬，限制了信號(hào)傳遞的速度。雖然可以利用摻雜的方式改善其導(dǎo)電性，但效果仍然有限。有些熔點(diǎn)比較高的金屬材料如：鎢（Tungsten）、鈦（Titanium）、鈷（Cobalt）或鎳（Nickel）被用來(lái)和多晶硅制成合金。這類(lèi)混合材料通常稱(chēng)為金屬硅化物（silicide）。加上了金屬硅化物的多晶硅柵極導(dǎo)電特性顯著提高，而且又能夠耐受高溫工藝。此外因?yàn)榻饘俟杌锏奈恢檬窃跂艠O表面，離溝道區(qū)較遠(yuǎn)，所以也不會(huì)對(duì)MOSFET的閾值電壓造成太大影響。在柵極、源極與漏極都鍍上金屬硅化物的工藝稱(chēng)為“自我對(duì)準(zhǔn)金屬硅化物工藝”（Self-Aligned Silicide），通常簡(jiǎn)稱(chēng) salicide 工藝。當(dāng) MOSFET 的器件尺寸縮得非常小、柵極氧化層也變得非常薄時(shí)，例如，最新工藝可以把氧化層厚度縮小到1nm 左右，一種過(guò)去沒(méi)有發(fā)現(xiàn)的稱(chēng)之“多晶硅耗盡”現(xiàn)象也隨之產(chǎn)生。當(dāng)MOSFET 的反型層形成時(shí)，有多晶硅耗盡現(xiàn)象的MOSFET柵極多晶硅靠近氧化層處，會(huì)出現(xiàn)一個(gè)耗盡層，無(wú)形中增加了柵氧化層厚度，影響 MOSFET 器件性能。要解決這種問(wèn)題，一種解決方案是將多晶硅完全的合金化，稱(chēng)為 FUSI（FUlly-Sllicide Polysilicon Gate）工藝。金屬柵極是另一種最好的方案，可行的材料包括鉭（Tantalum）、鎢、氮化鈕（TantalumNitride），或是氮化鈦（Titalium Nitride）再加上鋁或鎢。這些金屬柵極通常和高介電常數(shù)物質(zhì)形成的氧化層一起構(gòu)成 MOS電容。

在過(guò)去的半個(gè)多世紀(jì)中，以CMOS 技術(shù)為基礎(chǔ)的集成電路技術(shù)一直遵循“摩爾定律”，即通過(guò)縮小器件的特征尺寸來(lái)提高芯片的工作速度、增加集成度以及降低成本，取得了巨大的經(jīng)濟(jì)效益與科學(xué)技術(shù)的重大發(fā)展，推動(dòng)了人類(lèi)文明的進(jìn)步，被譽(yù)人類(lèi)歷史上發(fā)展最快的技術(shù)之一。伴隨 MOS器件特征尺寸按比例不斷縮小，源與漏之間的距離也越來(lái)越短，溝道不僅受柵極電場(chǎng)，同時(shí)也受到漏極電場(chǎng)的影響，這樣一來(lái)柵極對(duì)溝道的控制能力變差，柵極電壓夾斷溝道的難度也越來(lái)越大，如此便容易發(fā)生亞閥值漏電（Sub-threshold leakage）現(xiàn)象，形成短溝道效應(yīng)（Short-Channel Effects,SCE）。這樣會(huì)導(dǎo)致晶體管性能的嚴(yán)重退化，影響其開(kāi)關(guān)效率以及速度。如果短溝道效應(yīng)得不到有效控制，傳統(tǒng)的平面體硅MOSFET 的尺寸持續(xù)按比例縮小將變得越來(lái)越困難。集成電路技術(shù)發(fā)展到當(dāng)今20nm 技術(shù)節(jié)點(diǎn)及以下時(shí)，在速度、功耗、集成度、可靠性等方面將受到一系列基本物理和工藝技術(shù)問(wèn)題的限制。

為了克服這些挑戰(zhàn)，人們致力于兩方面的研究：一方面積極研發(fā)全新的信息處理技術(shù)，以便在CMOS技術(shù)的能力范圍之外繼續(xù)實(shí)現(xiàn)或超越摩爾定律；另一方面積極研究器件新結(jié)構(gòu)、新材料，以便充分挖掘CMOS 技術(shù)的潛力，實(shí)現(xiàn)CMOS技術(shù)沿摩爾定律進(jìn)一步按比例縮小。比如，在傳統(tǒng)晶體管的工藝設(shè)計(jì)中采用新的材料，如高k電介質(zhì)，金屬柵材料以及隱埋應(yīng)變硅源漏，或者發(fā)展替代傳統(tǒng)平面結(jié)構(gòu)的晶體管器件結(jié)構(gòu)。圖1.9給出當(dāng)代CMOS 集成電路材料與器件結(jié)構(gòu)的演進(jìn)。

1949年肖克菜（W. B. Shockley）提出少子（少數(shù)載流子）在半導(dǎo)體中的注入和遷移的PN 結(jié)理論以及基于 PN 結(jié)的雙極型晶體管器件結(jié)構(gòu)。1960年，貝爾實(shí)驗(yàn)室的D.Kahng和M. Atalla 發(fā)明并首次制作成功金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）。MOSFET 的發(fā)明也是基于PN 結(jié)理論。

在發(fā)展替代傳統(tǒng)平面結(jié)構(gòu)的晶體管器件結(jié)構(gòu)方面，一種特器件結(jié)構(gòu)即所謂的鰭式場(chǎng)效應(yīng)晶體管 FinFET吸引了人們的廣泛關(guān)注。這個(gè)詞最初被加利福尼亞大學(xué)伯克利分校的胡正明教授用來(lái)描述一個(gè)基于絕緣層上硅（Silicon On Insulator, SOI）襯底的非平面雙柵晶體管器件。由于晶體管的溝道很像魚(yú)的鰭，由此稱(chēng)之為鰭型場(chǎng)效應(yīng)晶體管。它的發(fā)展基礎(chǔ)是 Hitachi 公司的年輕工程師 Hisamoto 于1989年提出的基于體硅襯底，采用局域化絕緣體隔離襯底技術(shù)（local SOI）制成的首個(gè)三維器件 Delta FET。在傳統(tǒng)晶體管結(jié)構(gòu)中，柵極只能從溝道的一側(cè)控制器件的導(dǎo)通與關(guān)閉，屬于平面結(jié)構(gòu)。FinFET 器件采用三維立體結(jié)構(gòu)，由其中一個(gè)設(shè)置于源漏之間的薄鰭狀溝道和類(lèi)似魚(yú)鰭的叉狀柵極組成。柵電極能夠從鰭形硅的兩側(cè)及頂部控制溝道，且與鰭形硅溝道垂直，兩個(gè)側(cè)邊柵電極能夠互相自對(duì)準(zhǔn)，有效地縮小了有源區(qū)在平面上的占有面積，并且很大程度上增加了溝道的有效寬度，使得柵極對(duì)溝道電勢(shì)控制更加完美，具有非常高的靜電完整性，從而增加了器件的電流驅(qū)動(dòng)能力和器件抑制短溝道效應(yīng)的能力，并增加了器件的跨導(dǎo)，減小了漏極感應(yīng)勢(shì)壘降低（DrainInduced Barrier Lowering,DIBL）效應(yīng)和閾值電壓隨溝道長(zhǎng)度的變化量等。FinFET 因其優(yōu)異的性能以及與傳統(tǒng) CMOS工藝的兼容性，被認(rèn)為是很有前途的新穎器件，可以使摩爾定律得以延續(xù)。

在14nm 節(jié)點(diǎn)，由于 FinFET鰭的寬度只有5nm 左右，溝道寬度的變化可能會(huì)導(dǎo)致不良的V.以及驅(qū)動(dòng)電流的變化等。采用全包圍柵（Gate-Al-Around Rectangular,GAAR）器件結(jié)構(gòu)是 FinFET器件的自然延伸D4.15。在這種結(jié)構(gòu)中，柵極結(jié)構(gòu)將鰭形溝道全部包裹起來(lái)，進(jìn)一步改善了器件對(duì)短溝道效應(yīng)的控制。然而由于工藝的限制，這些 GAAR型器件的溝道多為長(zhǎng)方體形狀，不可避免的銳角效應(yīng)使得矩形溝道截面中的電場(chǎng)仍然不均勻。更進(jìn)一步的是采用圓柱體全包圍柵（Gate-All-Around Cylindrical, GAAC）器件結(jié)構(gòu)。在這種結(jié)構(gòu)中，柵極結(jié)構(gòu)將圓柱體溝道全部包裹起來(lái)，克服了銳角效應(yīng)，進(jìn)一步改善了器件對(duì)短溝道效應(yīng)的控制。由于具備近乎完美的靜電完整性，圓柱體全包圍柵器件備受關(guān)注。圖1.10給出CMOS 器件由二維平面結(jié)構(gòu)向三維非平面結(jié)構(gòu)的演進(jìn)。

2011年初，Intel 公司在其22nm 工藝技術(shù)節(jié)點(diǎn)上首次推出了商品化的 FinFET 產(chǎn)品Ivy-Bridge。其器件結(jié)構(gòu)與早期 Hisamoto 的Delta FET及其相似，如圖1.10所示，只是省略了局域化襯底絕緣隔離工藝，依舊采用阱隔離技術(shù)將溝道與體硅襯底隔離開(kāi)來(lái)。環(huán)柵納米線器件因其更優(yōu)異的靜電完整性和彈道輸運(yùn)特性，有望取代 FinFET 并應(yīng)用在10nm以下節(jié)點(diǎn)。但由于PN結(jié)漏電問(wèn)題，也將面臨一些挑戰(zhàn)。