來(lái)源：芯系半導(dǎo)體

使用直接晶圓到晶圓鍵合來(lái)垂直堆疊芯片，可以將信號(hào)延遲降到可忽略的水平，從而實(shí)現(xiàn)更小、更薄的封裝，同時(shí)有助于提高內(nèi)存/處理器的速度并降低功耗。目前，晶圓堆疊和芯片到晶圓混合鍵合的實(shí)施競(jìng)爭(zhēng)異常激烈，這被視為堆疊邏輯與內(nèi)存、3D NAND，甚至可能在高帶寬存儲(chǔ)(HBM)中的多層DRAM堆疊的關(guān)鍵技術(shù)。垂直堆疊使得芯片制造商能夠?qū)⒒ミB間距從35μm的銅微凸點(diǎn)提升到10μm甚至更小。

然而，垂直堆疊也伴隨著成本問(wèn)題，這使得芯片制造商急于尋找減少晶圓邊緣缺陷的方法。這些缺陷顯著影響了晶圓上所有芯片的良率，而晶圓鍵合需要極為平坦、無(wú)缺陷的300mm晶圓。為了更好地控制整個(gè)晶圓加工過(guò)程中的晶圓邊緣缺陷，以及在融合和混合鍵合過(guò)程中，工程師們正在微調(diào)新舊工藝。這些工藝包括一系列技術(shù)，涉及晶圓邊緣的濕法和干法蝕刻、化學(xué)機(jī)械拋光(CMP)、邊緣沉積和邊緣修整步驟。

性能和功率效率的提升是顯著的，先進(jìn)封裝正在通過(guò)芯片堆疊實(shí)現(xiàn)更高的處理速度和能力，將內(nèi)存更接近CPU和GPU，將信息傳輸?shù)木€路縮短，從而加速計(jì)算。數(shù)據(jù)傳輸仍然占據(jù)芯片成本的很大一部分，通常需要進(jìn)行幾十到幾百次內(nèi)存訪問(wèn)，也許你只有兩到四個(gè)周期來(lái)獲取你需要的值。系統(tǒng)如果能將內(nèi)存更靠近處理器，將大大提升性能。而且，通過(guò)垂直堆疊發(fā)送信號(hào)，相比將信號(hào)從芯片傳輸?shù)酵獠績(jī)?nèi)存再返回的長(zhǎng)距離傳輸，能顯著節(jié)省能量消耗。

工藝也在針對(duì)先進(jìn)封裝的特定需求進(jìn)行優(yōu)化。例如，Lam Research與其合作伙伴CEA-Leti優(yōu)化了一種面向先進(jìn)封裝應(yīng)用的邊緣沉積工藝，該工藝已于去年推出。在晶圓薄化之前，對(duì)鍵合晶圓的邊緣進(jìn)行沉積，可以提供增強(qiáng)支撐。這些結(jié)構(gòu)需要材料來(lái)填補(bǔ)邊緣的空隙，因此沉積的薄膜作為支撐層起作用。否則，在CMP過(guò)程中，由于去除速度在邊緣更快，設(shè)備晶圓可能會(huì)在邊緣發(fā)生開(kāi)裂，導(dǎo)致形成缺口，這種缺口最終可能導(dǎo)致晶圓間隙接近零。如果沒(méi)有邊緣沉積，晶圓在薄化過(guò)程中可能會(huì)發(fā)生邊緣開(kāi)裂，嚴(yán)重影響良率。

使用基于人工智能的先進(jìn)工藝控制(APC)軟件，工程師可以提高整個(gè)晶圓以及堆疊中晶圓之間的均勻性分析。 APC涵蓋等離子體限制、薄膜均勻性、光刻工藝的均勻性等方面的分析 。準(zhǔn)備進(jìn)行混合鍵合的晶圓必須滿(mǎn)足嚴(yán)格的工藝規(guī)格，以確保高良率的混合鍵合，例如極為平坦(<1nm的中心到邊緣非均勻性)、無(wú)顆粒的晶圓、出色的晶圓/晶圓或芯片/晶圓對(duì)準(zhǔn)、<200nm的芯片放置精度等。晶圓邊緣缺陷包括顆粒、崩邊、劃痕、薄膜剝離、晶圓處理過(guò)程中造成的損傷，這些缺陷可能會(huì)脫落并成為影響產(chǎn)品良率的缺陷。

CMP挑戰(zhàn)

CMP(化學(xué)機(jī)械平坦化)最早由IBM在1980年代末期為引入銅大馬士革互連技術(shù)而開(kāi)發(fā)，它為平整化晶圓并在更薄的封裝中增加更多功能提供了巨大的支持。晶圓平整度、控制邊緣滾落以及減少顆粒是CMP的關(guān)鍵目標(biāo)。如今，除了在平整化淺溝槽隔離、介電材料和BEOL互連中的銅時(shí)使用外，晶圓研磨和CMP還在優(yōu)化過(guò)程中被用于在鍵合后顯著薄化300mm硅晶圓的背面。

器件晶圓的質(zhì)量也取決于起始硅的質(zhì)量，晶圓邊緣的處理一直是一個(gè)問(wèn)題。因?yàn)檫吘墰](méi)有鄰近材料，所以會(huì)發(fā)生不連續(xù)性或突變，改變了這些區(qū)域的物理特性。在裸硅晶圓的拋光過(guò)程中已經(jīng)采取了一些措施來(lái)彌補(bǔ)這種變化，例如使用保持環(huán)。在這個(gè)CMP過(guò)程中，保持環(huán)支持晶圓在拋光夾具中，而晶圓邊緣僅與保持環(huán)接觸的部分非常小，裸硅晶圓邊緣本質(zhì)上被塑造成三個(gè)部分——一個(gè)錐形部分、更鈍的邊緣，再一個(gè)錐形部分，這被證明是理想的設(shè)計(jì)，有助于提高CMP性能，相比之下，圓形邊緣的效果較差。

通量對(duì)所有晶圓工藝至關(guān)重要，如果CMP操作過(guò)快，就會(huì)引入非均勻性，并且有更高的機(jī)械損傷風(fēng)險(xiǎn)。因此，必須在最大化去除速率和保持均勻性、缺陷控制之間找到一個(gè)非常微妙的平衡。CMP設(shè)備供應(yīng)商，如應(yīng)用材料(Applied Materials)、江森自控技術(shù)(Ebara Technologies)和Axus Technology，與墊片和化學(xué)液體供應(yīng)商一起，針對(duì)每個(gè)應(yīng)用優(yōu)化晶圓和晶圓間的均勻性，為目標(biāo)工藝應(yīng)用設(shè)計(jì)整個(gè)方案(化學(xué)試劑、拋光片、修整盤(pán)、P-CMP清潔劑)。

化學(xué)和機(jī)械工程師會(huì)考慮化學(xué)試劑、拋光片、修整盤(pán)的組合，控制CMP墊片的各種特性，包括剛性或硬度。顆粒的大小、分布和組成極為重要，因?yàn)檫@些特性部分決定了去除速率在晶圓之間的變化情況，表面圖案工程和優(yōu)化的拋光墊技術(shù)也被采用，同時(shí)還會(huì)使用實(shí)時(shí)傳感和反饋技術(shù)，以便用戶(hù)在CMP過(guò)程中及時(shí)調(diào)整并進(jìn)行修正。CMP和濕法/干法蝕刻工藝都在專(zhuān)用設(shè)備上優(yōu)化，以去除晶圓邊緣的缺陷。

干法與濕法刻蝕

倒角刻蝕已投入生產(chǎn)約15年，旨在通過(guò)去除任何不需要的材料，如會(huì)損壞晶圓或從倒角移動(dòng)到晶圓中心的顆粒缺陷來(lái)提高良率，需要在整個(gè)生產(chǎn)線上實(shí)施倒角刻蝕，因?yàn)楣に嚵鞒讨杏行┉h(huán)節(jié)會(huì)積聚這些材料?？涛g設(shè)備經(jīng)過(guò)優(yōu)化，可去除晶圓邊緣上的任何類(lèi)型薄膜，無(wú)論是介電材料、金屬還是有機(jī)物。在倒角的反應(yīng)離子刻蝕(RIE)過(guò)程中，晶圓被上、下兩塊板固定，以確保只有晶圓的邊緣、倒角部分和背面邊緣暴露在外。

刻蝕過(guò)程根據(jù)客戶(hù)和具體工藝流程的不同有不同的使用方式，一些客戶(hù)等到積累了多層薄膜后，再清理至硅表面;而有時(shí)他們只是去除一層，比如用于深刻蝕NAND流程的厚碳硬掩模，這種碳掩模也是導(dǎo)電的，可能導(dǎo)致RIE腔室內(nèi)的電弧，倒角刻蝕可以解決這些潛在的污染問(wèn)題。

盡管濕法和干法清潔工藝各有其優(yōu)勢(shì)，但設(shè)備制造商通常會(huì)根據(jù)高產(chǎn)量生產(chǎn)選擇其中一種。隨著技術(shù)節(jié)點(diǎn)的縮小，這個(gè)問(wèn)題變得更加重要，因?yàn)槿藗兿Ｍ麖木A邊緣獲得更多的良品。目前我們有一個(gè)2毫米的邊緣排除要求，而客戶(hù)更希望是1毫米，所以晶圓邊緣的缺陷變得越來(lái)越重要。

為了成功處理這些薄晶圓，在最終研磨/薄化步驟期間及之后，設(shè)備晶圓首先會(huì)與一片符合半導(dǎo)體行業(yè)標(biāo)準(zhǔn)的玻璃晶圓或硅載體晶圓進(jìn)行鍵合。在鍵合步驟之前，這些晶圓將至少經(jīng)過(guò)一步CMP處理步驟、隨后的CMP后處理清潔步驟和鍵合過(guò)程本身。如果這些步驟不能達(dá)到關(guān)鍵質(zhì)量要求，鍵合晶圓的邊緣可能會(huì)出現(xiàn)空洞，甚至可能影響整個(gè)接合面。

例如，如果你有一層硅氮氧化物薄膜，可能會(huì)因?yàn)榈菇翘幷掣搅^弱而發(fā)生剝離。如果是像氮化鈦(TiN)這樣的材料，由于熱應(yīng)力也可能會(huì)發(fā)生剝離，因此可以用SC1清潔，而且對(duì)于去除背面聚合物也有類(lèi)似的應(yīng)用。經(jīng)過(guò)等離子刻蝕后的薄膜，背面會(huì)有聚合物附著在邊緣。CMP后也可能會(huì)有剝離現(xiàn)象。你需要去除這些，以防止剝離部分重新沉積在晶圓前面，造成缺陷并影響器件。

由于薄晶圓的處理和加工是一項(xiàng)挑戰(zhàn)，大多數(shù)芯片制造商使用暫時(shí)鍵合技術(shù)，將晶圓鍵合到玻璃晶圓上，以便在加工過(guò)程中提供支持。對(duì)于這些非常薄的應(yīng)用，尤其是當(dāng)晶圓的厚度被薄化到僅為200μm時(shí)，客戶(hù)使用Tyco環(huán)來(lái)固定晶圓，因?yàn)閺澢亲畲蟮碾y題。

干法沉積

NAND設(shè)備是Lam公司首次開(kāi)發(fā)倒角沉積的關(guān)鍵應(yīng)用。倒角沉積系統(tǒng)沉積保護(hù)性的二氧化硅層，最早開(kāi)始為3D NAND設(shè)備進(jìn)行邊緣沉積，現(xiàn)在它已經(jīng)擴(kuò)展到其他應(yīng)用，其中最有趣的用途之一是支持3D封裝的鍵合晶圓應(yīng)用。沉積可以發(fā)生在正面、倒角或背面上的前幾個(gè)毫米，從幾百埃的厚度到幾微米的材料。

另一個(gè)目前處于研發(fā)階段的新應(yīng)用是沉積薄的氮化硅薄膜，以控制銅污染。對(duì)于現(xiàn)有的應(yīng)用，Lam公司的工程師預(yù)計(jì)每一步的良率提升將在0.2%到0.5%之間。

晶圓薄化與邊緣修整

用于先進(jìn)器件的基底硅晶圓薄化會(huì)引入顯著的應(yīng)力，當(dāng)將其薄化時(shí)，基底硅變得越來(lái)越薄，因此會(huì)揭示出多個(gè)熱應(yīng)力和機(jī)械應(yīng)力，表現(xiàn)為變形。例如，對(duì)于NAND和先進(jìn)邏輯器件來(lái)說(shuō)，剩下的硅幾乎沒(méi)有了，剩余的全是金屬堆疊，而這些金屬層會(huì)增加應(yīng)力。

為了更好地理解去除的硅量，可以考慮原始晶圓的厚度。對(duì)于300毫米硅晶圓，原始厚度為775微米，經(jīng)過(guò)所有器件加工后，薄化至35到50微米。尤其是當(dāng)你開(kāi)始考慮‘內(nèi)存計(jì)算’的概念時(shí)，你將邏輯芯片直接堆疊在非常高性能、高帶寬的內(nèi)存之上，這樣就涉及到完全不同的器件和完全不同的力和應(yīng)力，這些應(yīng)力存在于兩者之間。

邊緣修整過(guò)程是一種濕法工藝，可以去除晶圓外緣的1到1.5毫米，可以在預(yù)粘接或粘接步驟時(shí)進(jìn)行。但假設(shè)你正在進(jìn)行融合粘接，每個(gè)晶圓都有CMP滾落，然后基本上就是倒角。所以如果你將它們粘接在一起，始終會(huì)有一個(gè)區(qū)域沒(méi)有完全填充?；旧蠒?huì)有一個(gè)非常非常小的間隙，慢慢地變?yōu)榱?。如果你現(xiàn)在開(kāi)始研磨它，那個(gè)區(qū)域會(huì)變得非常脆弱，因?yàn)樾拚^(guò)程就像用刀修邊。因此，如何控制這個(gè)邊緣并管理它，目前是一個(gè)熱門(mén)話(huà)題。

在芯片到晶圓的粘接中，芯片邊緣的凸點(diǎn)非常容易受到應(yīng)力的影響。如果設(shè)計(jì)人員無(wú)法改變應(yīng)力分布，就必須調(diào)整設(shè)計(jì)規(guī)則，將I/O引腳移到芯片的中心。在晶圓到晶圓的粘接中，比如用于HBM時(shí)，晶圓邊緣的凸點(diǎn)最容易受到應(yīng)力影響。你會(huì)發(fā)現(xiàn)邊緣有倒角，這很難控制，而且可能會(huì)有應(yīng)力放大的邊緣損傷。人們正在尋找不同的方法來(lái)解決這一問(wèn)題。晶圓邊緣修整在晶圓到晶圓的粘接、批量硅去除和CMP之前進(jìn)行。許多傳統(tǒng)的CMP供應(yīng)商提供邊緣修整工藝。

結(jié)論

晶圓邊緣缺陷是制造中面臨的重要挑戰(zhàn)，正在通過(guò)CMP、干濕刻蝕、邊緣沉積和晶圓邊緣修整等方式加以解決。盡管一些領(lǐng)先的器件制造商已經(jīng)在生產(chǎn)中使用了混合粘接技術(shù)，但它仍然是一個(gè)相對(duì)不成熟且成本較高的過(guò)程。通過(guò)專(zhuān)門(mén)為晶圓堆疊優(yōu)化這些工藝，更多行業(yè)領(lǐng)域?qū)⒛軌蚴褂眠@一賦能技術(shù)。