上拉電阻、下拉電阻

在電子元器件間中，并不存在上拉電阻和下拉電阻這兩種實(shí)體的電阻，之所以這樣稱呼，原因是根據(jù)電阻不同使用的場(chǎng)景來定義的，其本質(zhì)還是電阻。

上拉電阻的定義：在某信號(hào)線上，通過電阻與一個(gè)固定的高電平VCC相接，使其電壓在空閑狀態(tài)保持在VCC電平，此時(shí)電阻被稱為上拉電阻。

同理，下拉電阻的定義：將某信號(hào)線通過電阻接在固定的低電平GND上，使其空閑狀態(tài)保持GND電平，此時(shí)的電阻被稱為下拉電阻。

如下圖所示，R1為上拉電阻，R2為下拉電阻。如果R1的阻值在上百K，能提供給信號(hào)線上負(fù)載電流非常小，對(duì)負(fù)載電容充電比較慢，此時(shí)電阻被稱為弱上拉。

同理當(dāng)下拉的電阻非常大時(shí)，導(dǎo)致下拉的速度比較緩慢，此時(shí)的電阻被稱為弱下拉。而當(dāng)上下拉的電平可以提供較大的電流給芯片時(shí)，此時(shí)的電阻被稱為是強(qiáng)上拉或強(qiáng)下拉。

上拉電阻

1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平 （一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，才能使用。

3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。同時(shí)管腳懸空就比較容易接受外界的電磁干擾（MOS器件為高輸入阻抗，極容易引入外界干擾）。

5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻、下拉電阻在OC/OD門的應(yīng)用

所謂OC門就是Open Collector，集電極開路，如下圖所示：

所謂OD門就是Open Drain，漏極開路，如下圖所示。

因此，OC門是針對(duì)三極管來說，OD門是針對(duì)MOS管來說。從OC門和OD電路可以看出，當(dāng)輸入電平為H時(shí)，輸出電平為L(zhǎng)，當(dāng)輸入電平為L(zhǎng)時(shí)，此時(shí)輸出電平為不穩(wěn)定的狀態(tài)，即高阻態(tài)，容易受到外界的干擾。

OC門和OD門不具備輸出高電平的能力。此時(shí)，如果在集電極或漏極上增加上拉電阻，如下圖所示：

當(dāng)輸入為高電平時(shí)，輸出還是為低；輸出為低電平時(shí)，輸出電平為VCC。此時(shí)的OC門和OD門就具備了輸出高、低電平的功能，而且電平被固定的鉗位在VCC或者GND。

上拉電阻阻值選擇原則:

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大：電阻大，電流小。

2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠?。弘娮栊?，電流大。

3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。

對(duì)上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級(jí)電路的輸入特性進(jìn)行設(shè)定，有幾個(gè)因素：

驅(qū)動(dòng)能力與功耗的平衡。

下級(jí)電路的驅(qū)動(dòng)需求。

高低電平的設(shè)定。

頻率特性。

下拉電阻的設(shè)定原則與上拉電阻一樣，OC門輸出高電平時(shí)是一個(gè)高阻態(tài)，其上拉電流要由上拉電阻來提供，設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動(dòng)電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平)；2V(高電平門限值)。

選上拉電阻時(shí)：500uA x 8.4K= 4.2即選大于8.4K時(shí)輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅(qū)動(dòng)電流較大，則阻值可減小，保證下拉時(shí)能低于0.8V即可。

當(dāng)輸出高電平時(shí)，忽略管子的漏電流，兩輸入口需200uA ：200uA x15K=3V即上拉電阻壓降為3V，輸出口可達(dá)到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列。

設(shè)計(jì)時(shí)管子的漏電流不可忽略，IO口實(shí)際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時(shí)要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級(jí)聯(lián)的輸入口，高于低電平門限值就不可靠了）

上拉電阻：將某輸出電位點(diǎn)采用電阻與電源VDD相連的電阻。因?yàn)檩敵龆丝梢允蔷哂袃?nèi)阻的電壓源，由于上拉電阻與VDD連接，利用該電阻的分壓原理（一般上拉電阻比輸出端內(nèi)阻大得多，至于該阻值的大小見上拉電阻的選取原則），從而將輸出端電位拉高。

1.如果電平用OC(集電極開路，TTL)或OD(漏極開路，COMS)輸出，那么不用上拉電阻是不能工作的， 這個(gè)很容易理解，管子沒有電源就不能輸出高電平了。

2.如果輸出電流比較大，輸出的電平就會(huì)降低（電路中已經(jīng)有了一個(gè)上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量， 把電平“拉高”。（就是并一個(gè)電阻在IC內(nèi)部的上拉電阻上， 讓它的壓降小一點(diǎn)）。當(dāng)然管子按需要該工作在線性范圍的上拉電阻不能太小。當(dāng)然也會(huì)用這個(gè)方式來實(shí)現(xiàn)門電路電平的匹配。

需要注意的是，上拉電阻太大會(huì)引起輸出電平的延遲。（RC延時(shí)） 一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設(shè)定成高電平。下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會(huì)被拉低。下拉電阻一般用于設(shè)定低電平或者是阻抗匹配(抗回波干擾)。

上/下拉電阻的選型

（1） 從功耗消耗的角度

上拉電阻和電源相連接，下拉電阻和GND相連接，在對(duì)電阻進(jìn)行選型時(shí)，需要考慮到電阻自身帶來的損耗。比如在按鍵電路中，電阻取10K可以滿足條件，取20K也可以滿足條件。但是明顯電阻取20k時(shí)，電阻消耗的能量會(huì)更低。在對(duì)待機(jī)有需求的電路中，需要嚴(yán)格控制上下拉電阻的取值。

（2） 從驅(qū)動(dòng)能力的角度

驅(qū)動(dòng)能力的大小和提供的電流有關(guān)系。比如在OC門和OD門電路中，上拉電阻取太大，在輸出高電平時(shí)，無(wú)法為后級(jí)提供較大的電流。如下圖所示，LED正常工作時(shí)需要5~10mA電流，如果電阻取太大，LED燈無(wú)法點(diǎn)亮，因此需結(jié)合LED燈的電流和電壓來選取上拉電阻。

（3） 從信號(hào)速率的角度

在IIC的總線上需要增加上拉電阻，上拉電阻太大，會(huì)減慢信號(hào)由低向高電平轉(zhuǎn)變的時(shí)間，上升沿變緩，影響信號(hào)上速率。

上拉電阻工作原理

如上圖所示，上部的一個(gè)Bias Resaitor 電阻因?yàn)槭墙拥兀蚨凶鱿吕娮瑁馑际菍㈦娐饭?jié)點(diǎn)A的電平向低方向（地）拉；同樣，圖中下部的一個(gè)Bias Resaitor 電阻因?yàn)榻与娫矗ㄕ蚨凶錾侠娮瑁馑际菍㈦娐饭?jié)點(diǎn)A的電平向高方向（電源正）拉。

當(dāng)然，許多電路中上拉電阻和下拉電阻中間的那個(gè)12k電阻是沒有的或者是看不到的。上圖是RS-485/RS-422總線上的，可以一下子認(rèn)識(shí)上拉電阻和下拉電阻的意思。但許多電路只有一個(gè)上拉電阻或下拉電阻，而且實(shí)際中，還是上拉電阻的為多。

在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。

1、定義
上拉就是將不確定的信號(hào)通過一個(gè)電阻嵌位在高電平，電阻同時(shí)起限流作用，下拉同理！

上拉是對(duì)器件注入電流，下拉是輸出電流；
弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分；

對(duì)于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

2、為什么要使用拉電阻
一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。

數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定！

一般說的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類似于一個(gè)三極管的C，當(dāng)C接通過一個(gè)電阻和電源連接在一起的時(shí)候，該電阻成為上C拉電阻，也就是說，如果該端口正常時(shí)為高電平，C通過一個(gè)電阻和地連接在一起的時(shí)候，該電阻稱為下拉電阻，使該端口平時(shí)為低電平。

作用：
比如，當(dāng)一個(gè)接有上拉電阻的端口設(shè)為輸如狀態(tài)時(shí)，他的常態(tài)就為高電平，用于檢測(cè)低電平的輸入。

上拉電阻是用來解決總線驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。