IC設(shè)計(jì)工程師是一個(gè)從事IC開發(fā)，集成電路開發(fā)設(shè)計(jì)的職業(yè)。隨著中國IC設(shè)計(jì)產(chǎn)業(yè)漸入佳境，越來越多的工程師加入到這個(gè)新興產(chǎn)業(yè)中。成為IC設(shè)計(jì)工程師所需門檻較高，往往需要有良好的數(shù)字電路系統(tǒng)及嵌入系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，了解ARM體系結(jié)構(gòu)，良好的數(shù)字信號處理、音視頻處理，圖像處理及有一定的VLSI基礎(chǔ)。

本文主要介紹的是IC設(shè)計(jì)工程師在面試中常遇到的問題盤點(diǎn)，具體的有20個(gè)跟隨小編來一起看看吧。

一、什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來，此時(shí)無論外部輸入 x 有無變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。

異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。

二、同步電路和異步電路的區(qū)別：

同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步。

異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

三、為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？

因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入信號對于本級時(shí)鐘可能不滿足建立保持時(shí)間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。

（比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的D端像一個(gè)鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級門的狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間是因?yàn)樵跁r(shí)鐘沿到來之后，觸發(fā)器要通過反饋來鎖存狀態(tài)，從后級門傳到前級門需要時(shí)間。

四、什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

這也是一個(gè)異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實(shí)叫做“一位同步器”，他只能用來對一位異步信號進(jìn)行同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來時(shí)，第二級觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間第二級觸發(fā)器的建立時(shí)間時(shí)鐘周期。

更確切地說，輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級觸發(fā)器所需的保持時(shí)間之和。最保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。所以，這樣的同步電路對于從較慢的時(shí)鐘域來的異步信號進(jìn)入較快的時(shí)鐘域比較有效，對于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒有作用。

五、系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想：

同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時(shí)時(shí)間（Tco=Tsetpup+Thold）；Tdelay是組合邏輯的延時(shí)；Tsetup是Ｄ觸發(fā)器的建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的Ｑ輸出端需要的延時(shí)時(shí)間是Tco，經(jīng)過組合邏輯的延時(shí)時(shí)間為Tdelay，然后到達(dá)第二個(gè)觸發(fā)器的Ｄ端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘的延遲必須大于Tco＋Tdelay＋Tsetup，也就是說最小的時(shí)鐘周期Tmin =Tco＋Tdelay＋Tsetup，即最快的時(shí)鐘頻率Fmax =1/Tmin。FPGA開發(fā)軟件也是通過這種方法來計(jì)算系統(tǒng)最高運(yùn)行速度Fmax。因?yàn)門co和Tsetup是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長延時(shí)路徑，才能提高電路的工作頻率?？梢詫⑤^大的組合邏輯分解為較小的N塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，就可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂“流水線”技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，另外硬件面積也會(huì)稍有增加。

六、時(shí)序約束的概念和基本策略？

時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。

附加時(shí)序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

七、對于多位的異步信號如何進(jìn)行同步？

對以一位的異步信號可以使用“一位同步器進(jìn)行同步”（使用兩級觸發(fā)器），而對于多位的異步信號，可以采用如下方法：1：可以采用保持寄存器加握手信號的方法（多數(shù)據(jù)，控制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用的不同而不同；3：異步FIFO。（最常用的緩存單元是DPRAM）

八、IC設(shè)計(jì)前端到后端的流程和EDA工具？

設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。

1：規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。

2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于systemC語言，對價(jià)后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。

3：HDL編碼：設(shè)計(jì)輸入工具：ultra ，visual VHDL等

4：仿真驗(yàn)證：modelsim

5：邏輯綜合：synplify

6：靜態(tài)時(shí)序分析：synopsys的Prime Time

7：形式驗(yàn)證：Synopsys的Formality.

九、什么是線與邏輯要實(shí)現(xiàn)它在硬件特性上有什么具體要求

線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。oc門就是集電極開路門。od門是漏極開路門。

十、什么是競爭與冒險(xiǎn)現(xiàn)象怎樣判斷如何消除

在組合電路中，某一輸入變量經(jīng)過不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)的時(shí)間有先有后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時(shí)錯(cuò)誤的現(xiàn)象叫做冒險(xiǎn)。（也就是由于競爭產(chǎn)生的毛刺叫做冒險(xiǎn)）。

判斷方法：代數(shù)法（如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象）；卡諾圖：有兩個(gè)相切的卡諾圈并且相切處沒有被其他卡諾圈包圍，就有可能出現(xiàn)競爭冒險(xiǎn)；實(shí)驗(yàn)法：示波器觀測；

解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號，避開毛刺；3：增加冗余項(xiàng)消除邏輯冒險(xiǎn)。

門電路兩個(gè)輸入信號同時(shí)向相反的邏輯電平跳變稱為競爭；

由于競爭而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭冒險(xiǎn)。

如果邏輯函數(shù)在一定條件下可以化簡成Y=A+A’或Y=AA’則可以判斷存在競爭冒險(xiǎn)現(xiàn)象（只是一個(gè)變量變化的情況）。

消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯

十一、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？

同步復(fù)位在時(shí)鐘沿變化時(shí)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

十二、MOORE與MEELEY狀態(tài)機(jī)的特征？

Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)， 且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化。

Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)， 而且與當(dāng)前輸入值有關(guān)。

十三、多時(shí)域設(shè)計(jì)中如何處理信號跨時(shí)域？

不同的時(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響。

信號跨時(shí)鐘域同步：當(dāng)單個(gè)信號跨時(shí)鐘域時(shí)，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步FIFO來實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號。

十四、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？

靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號在這些路徑上的傳播延時(shí)，檢查信號的建立和保持時(shí)間是否滿足時(shí)序要求，通過對最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在的時(shí)序問題；

十五、給出一個(gè)組合邏輯電路，要求分析邏輯功能。

所謂組合邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的關(guān)系，并指出電路的邏輯功能。

分析過程一般按下列步驟進(jìn)行：

1：根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。

2：根據(jù)輸出函數(shù)表達(dá)式列出真值表；

3：用文字概括處電路的邏輯功能；

十六、描述反饋電路的概念，列舉他們的應(yīng)用。

反饋，就是在電路系統(tǒng)中，把輸出回路中的電量（電壓或電流）輸入到輸入回路中去。

反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。

負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。

電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。

電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。

十七、有源濾波器和無源濾波器的區(qū)別

無源濾波器：這種電路主要有無源元件R、L和C組成

有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。

集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。

十八、實(shí)現(xiàn)三分頻電路，3/2分頻電路等（偶數(shù)倍分頻奇數(shù)倍分頻）

圖2是3分頻電路，用JK-FF實(shí)現(xiàn)3分頻很方便，不需要附加任何邏輯電路就能實(shí)現(xiàn)同步計(jì)數(shù)分頻。但用D-FF實(shí)現(xiàn)3分頻時(shí)，必須附加譯碼反饋電路，如圖2所示的譯碼復(fù)位電路，強(qiáng)制計(jì)數(shù)狀態(tài)返回到初始全零狀態(tài)，就是用NOR門電路把Q2，Q1=“11B”的狀態(tài)譯碼產(chǎn)生“H”電平復(fù)位脈沖，強(qiáng)迫FF1和FF2同時(shí)瞬間（在下一時(shí)鐘輸入Fi的脈沖到來之前）復(fù)零，于是Q2，Q1=“11B”狀態(tài)僅瞬間作為“毛刺”存在而不影響分頻的周期，這種“毛刺”僅在Q1中存在，實(shí)用中可能會(huì)造成錯(cuò)誤，應(yīng)當(dāng)附加時(shí)鐘同步電路或阻容低通濾波電路來濾除，或者僅使用Q2作為輸出。D-FF的3分頻，還可以用AND門對Q2，Q1譯碼來實(shí)現(xiàn)返回復(fù)零。

十九、什么叫做OTP片（OTP（一次性可編程）、掩膜片，兩者的區(qū)別何在？

OTP與掩膜 OTP是一次性寫入的單片機(jī)。過去認(rèn)為一個(gè)單片機(jī)產(chǎn)品的成熟是以投產(chǎn)掩膜型單片機(jī)為標(biāo)志的。由于掩膜需要一定的生產(chǎn)周期，而OTP型單片機(jī)價(jià)格不斷下降，使得近年來直接使用OTP完成最終產(chǎn)品制造更為流行。它較之掩膜具有生產(chǎn)周期短、風(fēng)險(xiǎn)小的特點(diǎn)。近年來，OTP型單片機(jī)需量大幅度上揚(yáng)，為適應(yīng)這種需求許多單片機(jī)都采用了在系統(tǒng)編程技術(shù)（In System Programming）。未編程的OTP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過單片機(jī)上引出的編程線、串行數(shù)據(jù)、時(shí)鐘線等對單片機(jī)編程。解決了批量寫OTP 芯片時(shí)容易出現(xiàn)的芯片與寫入器接觸不好的問題。使OTP的裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線與I/O線共用，不增加單片機(jī)的額外引腳。而一些生產(chǎn)廠商推出的單片機(jī)不再有掩膜型，全部為有ISP功能的OTP。

二十、數(shù)字IC后端設(shè)計(jì)流程

1、數(shù)據(jù)準(zhǔn)備。對于Cadance的 SE而言后端設(shè)計(jì)所需的數(shù)據(jù)主要有是Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的庫文件，它包括物理庫、時(shí)序庫及網(wǎng)表庫，分別以.lef、.tlf和.v的形式給出。前端的芯片設(shè)計(jì)經(jīng)過綜合后生成的門級網(wǎng)表，具有時(shí)序約束和時(shí)鐘定義的腳本文件和由此產(chǎn)生的.gcf約束文件以及定義電源Pad的DEF（Design Exchange Format）文件。（對synopsys 的Astro 而言， 經(jīng)過綜合后生成的門級網(wǎng)表，時(shí)序約束文件 SDC 是一樣的，Pad的定義文件--tdf ， .tf 文件 --technology file， Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的庫文件就與FRAM， CELL view， LM view 形式給出（Milkway 參考庫 and DB， LIB file）

2、布局規(guī)劃。主要是標(biāo)準(zhǔn)單元、I/O Pad和宏單元的布局。I/O Pad預(yù)先給出了位置，而宏單元?jiǎng)t根據(jù)時(shí)序要求進(jìn)行擺放，標(biāo)準(zhǔn)單元?jiǎng)t是給出了一定的區(qū)域由工具自動(dòng)擺放。布局規(guī)劃后，芯片的大小，Core的面積，Row的形式、電源及地線的Ring和Strip都確定下來了。如果必要在自動(dòng)放置標(biāo)準(zhǔn)單元和宏單元之后， 你可以先做一次PNA（power network analysis）--IR drop and EM 。

3、Placement -自動(dòng)放置標(biāo)準(zhǔn)單元。布局規(guī)劃后，宏單元、I/O Pad的位置和放置標(biāo)準(zhǔn)單元的區(qū)域都已確定，這些信息SE（Silicon Ensemble）會(huì)通過DEF文件傳遞給PC（Physical Compiler），PC根據(jù)由綜合給出的.DB文件獲得網(wǎng)表和時(shí)序約束信息進(jìn)行自動(dòng)放置標(biāo)準(zhǔn)單元，同時(shí)進(jìn)行時(shí)序檢查和單元放置優(yōu)化。如果你用的是PC +Astro那你可用write_milkway， read_milkway傳遞數(shù)據(jù)。

4、時(shí)鐘樹生成（CTS Clock tree synthesis）。芯片中的時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中所有的時(shí)序單元，所以時(shí)鐘源端門單元帶載很多，其負(fù)載延時(shí)很大并且不平衡，需要插入緩沖器減小負(fù)載和平衡延時(shí)。時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時(shí)鐘樹。一般要反復(fù)幾次才可以做出一個(gè)比較理想的時(shí)鐘樹。

5、STA靜態(tài)時(shí)序分析和后仿真。時(shí)鐘樹插入后，每個(gè)單元的位置都確定下來了，工具可以提出Global Route形式的連線寄生參數(shù)，此時(shí)對延時(shí)參數(shù)的提取就比較準(zhǔn)確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析。確認(rèn)沒有時(shí)序違規(guī)后，將這來兩個(gè)文件傳遞給前端人員做后仿真。對Astro 而言，在detail routing 之后， 用starRC XT 參數(shù)提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析，那將會(huì)更準(zhǔn)確。

6、ECO（Engineering Change Order）。針對靜態(tài)時(shí)序分析和后仿真中出現(xiàn)的問題，對電路和單元布局進(jìn)行小范圍的改動(dòng)。

7、filler的插入（pad fliier， cell filler）。Filler指的是標(biāo)準(zhǔn)單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物，用來填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴(kuò)散層連接起來，滿足DRC規(guī)則和設(shè)計(jì)需要。

8、布線（Routing）。Global route-- Track assign --Detail routing—Routing optimization布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下，根據(jù)電路的連接關(guān)系將各單元和I/O Pad用互連線連接起來，這些是在時(shí)序驅(qū)動(dòng)（Timing driven ） 的條件下進(jìn)行的，保證關(guān)鍵時(shí)序路徑上的連線長度能夠最小。--Timing report clear

9、Dummy Metal的增加。Foundry廠都有對金屬密度的規(guī)定，使其金屬密度不要低于一定的值，以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入Dummy Metal是為了增加金屬的密度。

10、DRC和LVS。DRC是對芯片版圖中的各層物理圖形進(jìn)行設(shè)計(jì)規(guī)則檢查（spacing ，width），它也包括天線效應(yīng)的檢查，以確保芯片正常流片。LVS主要是將版圖和電路網(wǎng)表進(jìn)行比較，來保證流片出來的版圖電路和實(shí)際需要的電路一致。DRC和LVS的檢查--EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula進(jìn)行的.Astro also include LVS/DRC check commands.

11、Tape out。在所有檢查和驗(yàn)證都正確無誤的情況下把最后的版圖GDSⅡ文件傳遞給Foundry廠進(jìn)行掩膜制造