文章來源：老千和他的朋友們

原文作者：孫千

本文介紹了鰭式場效應(yīng)晶體管（FinFET）的原理以及優(yōu)勢。

自半導(dǎo)體晶體管問世以來，集成電路技術(shù)便在摩爾定律的指引下迅猛發(fā)展。摩爾定律預(yù)言，單位面積上的晶體管數(shù)量每兩年翻一番，而這一進(jìn)步在過去幾十年里得到了充分驗(yàn)證。

然而，隨著技術(shù)節(jié)點(diǎn)進(jìn)入納米級尺度，傳統(tǒng)的平面金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）面臨著嚴(yán)峻的技術(shù)挑戰(zhàn)。短溝道效應(yīng)和漏電流問題使得平面MOSFET難以滿足深亞微米技術(shù)節(jié)點(diǎn)的需求。在此背景下，鰭式場效應(yīng)晶體管（FinFET）應(yīng)運(yùn)而生，成為平面MOSFET的繼任者，為摩爾定律的持續(xù)推進(jìn)提供了新的可能性。

本文將回顧從平面MOSFET到FinFET的技術(shù)演進(jìn)，探討其核心原理及未來面臨的挑戰(zhàn)。

傳統(tǒng)的平面MOSFET通過互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）技術(shù)實(shí)現(xiàn)晶體管的縮放，從而提高了集成電路的性能和密度。然而，當(dāng)技術(shù)節(jié)點(diǎn)接近亞100納米級別時，晶體管的幾何尺寸的縮小引發(fā)了一系列問題。首先，短溝道效應(yīng)導(dǎo)致柵極對溝道的控制能力下降，使得漏電流顯著增加。其次，隨著柵長（Lg）的縮短，亞閾值斜率變差，晶體管的開關(guān)性能受到影響。

圖1展示了傳統(tǒng)平面MOSFET在不同柵長下的亞閾值特性模擬結(jié)果，表明柵長縮短會導(dǎo)致亞閾值斜率惡化，從而使漏電流（Ioff）顯著增加。

圖1 (a)傳統(tǒng)平面MOSFET的示意圖，(b)隨著柵極長度的縮短，模擬漏電流增加。

漏電流的增加直接導(dǎo)致功耗升高和電路噪聲增大，這對移動設(shè)備和高性能計(jì)算系統(tǒng)的設(shè)計(jì)提出了嚴(yán)峻挑戰(zhàn)。此外，隨著晶體管密度的不斷提高，摻雜濃度的調(diào)整也變得更加復(fù)雜，進(jìn)一步加劇了漏電流問題。盡管通過氧化物層的薄化和高κ介電材料的引入一定程度上緩解了這些問題，但這些改進(jìn)措施并未從根本上解決短溝道效應(yīng)和漏電流的挑戰(zhàn)。

為了應(yīng)對平面MOSFET的局限性，半導(dǎo)體領(lǐng)域開始探索新型晶體管結(jié)構(gòu)。

FinFET作為一種三維晶體管結(jié)構(gòu)，通過在硅襯底上形成多個垂直的鰭狀結(jié)構(gòu)（fin），實(shí)現(xiàn)了對溝道的三維控制。這種結(jié)構(gòu)使得柵極能夠更有效地包圍溝道，從而增強(qiáng)了柵極的控制能力，減少了漏電流。

FinFET的概念最初由加州大學(xué)伯克利分校的研究團(tuán)隊(duì)（包括Chenming Hu、Tsu-Jae King-Liu和Jeffrey Bokor等）在SOI（絕緣體硅）襯底上提出。SOI襯底通過減少寄生電容和漏電流，為FinFET的性能優(yōu)化提供了良好的基礎(chǔ)。

隨后，三星等公司進(jìn)一步將FinFET技術(shù)擴(kuò)展到體硅襯底上，通過在鰭下方進(jìn)行重?fù)诫s來抑制漏電流。盡管這一方法在一定程度上影響了FinFET的性能，但它為大規(guī)模制造奠定了基礎(chǔ)。

FinFET的核心優(yōu)勢在于其三維結(jié)構(gòu)。與傳統(tǒng)平面MOSFET相比，F(xiàn)inFET在相同的技術(shù)節(jié)點(diǎn)下表現(xiàn)出更低的漏電流和更高的開關(guān)比。這使得FinFET能夠在深納米技術(shù)節(jié)點(diǎn)（如5納米、3納米甚至更?。┫卤３謨?yōu)異的電特性，從而延續(xù)了摩爾定律的生命力。

盡管FinFET在技術(shù)上取得了顯著進(jìn)步，但其大規(guī)模制造和性能優(yōu)化仍面臨諸多挑戰(zhàn)。首先，F(xiàn)inFET的三維結(jié)構(gòu)要求制造工藝具有更高的精度，這增加了制造成本和技術(shù)難度。其次，隨著技術(shù)節(jié)點(diǎn)的進(jìn)一步縮小，F(xiàn)inFET的鰭寬和高度需要更加精細(xì)化，這對設(shè)備的制程能力提出了更高要求。

此外，F(xiàn)inFET的電性能仍需進(jìn)一步優(yōu)化。盡管FinFET在抑制漏電流方面表現(xiàn)出色，但其載流能力（如載流子遷移率）可能受到鰭結(jié)構(gòu)和接觸電阻的影響。因此，如何在FinFET的結(jié)構(gòu)設(shè)計(jì)和材料選擇中找到平衡點(diǎn)，是未來的關(guān)鍵問題。

FinFET結(jié)構(gòu)及其在微電子器件中的優(yōu)勢

FinFET以其獨(dú)特的三維結(jié)構(gòu)和顯著的性能優(yōu)勢，在微電子器件的設(shè)計(jì)和制造中發(fā)揮了重要作用。

FinFET的基本結(jié)構(gòu)如圖2所示，包括在SOI（硅絕緣襯底）或體硅襯底上構(gòu)建的鰭狀晶體管及其縱向剖面圖。FinFET的核心特征在于其導(dǎo)電溝道被薄硅鰭包裹，硅鰭構(gòu)成了器件的主體。從源極到漏極方向測量的鰭厚度直接決定了器件的有效溝道長度。與傳統(tǒng)平面MOSFET相比，F(xiàn)inFET的體區(qū)設(shè)計(jì)為超薄，且通過三面控制電場（而非傳統(tǒng)的單面頂部控制），大幅提升了對溝道的電氣控制能力。

圖2 FinFET結(jié)構(gòu)：(a)SOI襯底；(b)體襯底；(c)縱向截面圖

這種結(jié)構(gòu)的優(yōu)化使得FinFET在尺寸縮放方面表現(xiàn)出色。當(dāng)鰭厚度等于或小于門級長度（Lg）時，F(xiàn)inFET能夠有效抑制漏極電流（Off-state leakage current），從而實(shí)現(xiàn)更好的性能。此外，由于薄鰭的形成可以采用與柵極圖案和刻蝕工具相同的工藝，F(xiàn)inFET的制造工藝相對簡單。更重要的是，超薄的體區(qū)設(shè)計(jì)使得體摻雜成為可選項(xiàng)，因?yàn)榫嚯x柵極幾納米以外的硅區(qū)域不再存在，這進(jìn)一步降低了器件的復(fù)雜性。

FinFET的性能與設(shè)計(jì)

FinFET的多柵配置是其另一個顯著特征。在這種配置下，溝道被多個表面的柵極包圍，從而實(shí)現(xiàn)了對溝道的更好的電氣控制。這種設(shè)計(jì)不僅能夠更有效地抑制“關(guān)態(tài)”漏電流，還能顯著提升“開態(tài)”驅(qū)動電流，增強(qiáng)器件的切換性能。此外，多柵FinFET在模擬電路中表現(xiàn)出更好的本征增益和更低的溝道長度調(diào)制能力，這使其在高性能模擬應(yīng)用中具有獨(dú)特優(yōu)勢。

FinFET的優(yōu)勢還體現(xiàn)在以下幾個方面：更高的速度、更低的漏電、更低的供電電壓（Vdd）、更低的功耗、更好的亞閾值擺幅、無隨機(jī)摻雜波動、更小的變異性、更好的遷移率以及未來的亞閾值設(shè)計(jì)能力。這些特性使FinFET在高性能計(jì)算、低功耗設(shè)備和先進(jìn)的微電子器件中具有廣闊的應(yīng)用前景。

圖3展示了FinFET薄體鰭的設(shè)計(jì)參數(shù)及其多柵配置。在設(shè)計(jì)FinFET時，需要綜合考慮多個關(guān)鍵參數(shù)：鰭寬、鰭高和鰭間距。

鰭寬：鰭寬的大小直接影響漏極誘導(dǎo)勢壘降低（DIBL）效應(yīng)。較小的鰭寬可以有效降低DIBL，從而提高器件的開關(guān)性能。

鰭高：鰭高的選擇受到刻蝕技術(shù)的限制，需要在布局效率和設(shè)計(jì)靈活性之間進(jìn)行權(quán)衡。較高的鰭可能會影響器件的縮放能力，而較低的鰭則可能限制電氣性能。

鰭間距：鰭間距決定了布局面積，同時影響源/漏（S/D）注入傾角。較小的鰭間距可以提高布局效率，但可能會犧牲器件性能。

圖3 (a)雙柵-FinFET的鰭參數(shù)：(a)示意圖；(b)平面圖；(c)多柵配置

在FinFET的制造工藝中，柵極優(yōu)先工藝和源/漏極（S/D）優(yōu)先工藝是兩種主要的技術(shù)路線。柵極優(yōu)先工藝通過先形成柵極并將其作為掩模來注入源極和漏極，這種方法的優(yōu)點(diǎn)在于源極和漏極與柵極的自對準(zhǔn)性較好。然而，在亞100納米節(jié)點(diǎn)及更小尺寸的MOSFET中，由于氧化物的物理縮放極限，必須采用高κ介電質(zhì)和金屬柵極堆棧。這種情況下，柵極優(yōu)先工藝在后續(xù)的注入退火步驟中面臨挑戰(zhàn)，因?yàn)樾枰诒３侄褩Ｍ暾缘耐瑫r消除注入損傷并獲得所需的摻雜分布。為了解決這一問題，S/D優(yōu)先工藝應(yīng)運(yùn)而生。

S/D優(yōu)先工藝的核心是使用犧牲假柵作為注入掩模，隨后在退火步驟后將其移除并構(gòu)建新的柵極堆棧。這種工藝能夠有效解決高κ介電質(zhì)和金屬柵極堆棧的制程難題。

如圖4所示，S/D優(yōu)先工藝在SOI（硅殼體）襯底上形成FinFET的過程主要包括以下步驟：

首先，通過氧化物掩模層進(jìn)行圖形化并刻蝕至SOI；然后，在圖形化氧化物層上沉積、圖形化和刻蝕形成假柵，并去除暴露的硬掩模氧化物，隨后進(jìn)行S/D形成和硅化；接著，沉積絕緣體填充接觸溝槽，并進(jìn)行平坦化；隨后，去除假柵，露出圖形化的硬掩模，通過該掩模將鰭圖形通過各向異性刻蝕轉(zhuǎn)移到下面的硅層；之后，在S/D側(cè)壁形成內(nèi)隔離層，以確保柵極與擴(kuò)展的源極和漏極之間有足夠的分離；最后，在柵極溝槽中沉積形成柵極堆棧。

圖4SOI襯底FinFET的形成原理圖:先源極和漏極、后主體鰭的制作方法

半導(dǎo)體行業(yè)在FinFET的研發(fā)和量產(chǎn)方面取得了顯著成就。晶圓代工廠已經(jīng)實(shí)現(xiàn)了16納米/14納米FinFET的量產(chǎn)，10納米FinFET的開發(fā)也在進(jìn)行中。然而，隨著技術(shù)節(jié)點(diǎn)的不斷縮小，傳統(tǒng)FinFET的擴(kuò)展性逐漸受到限制。

根據(jù)IMEC的技術(shù)路線圖，7納米節(jié)點(diǎn)提供了兩種晶體管選擇：FinFET和橫向環(huán)柵納米線FET（橫向納米線FET）。對于5納米節(jié)點(diǎn)，更傾向于采用橫向納米線FET。橫向納米線FET本質(zhì)上是FinFET從雙柵和三柵到全環(huán)柵結(jié)構(gòu)的演進(jìn)，這種結(jié)構(gòu)通過增加?xùn)艠O面積，進(jìn)一步提升了柵極對載流子的控制能力，從而更有效地關(guān)斷器件。

比利時微電子研究中心(IMEC)發(fā)表1納米以下制程藍(lán)圖，分享對應(yīng)晶體管架構(gòu)研究和開發(fā)計(jì)劃

盡管橫向納米線FET在靜電特性上可能優(yōu)于FinFET，但其制造工藝更加復(fù)雜，尤其是在器件底部的工藝處理上面臨更大的挑戰(zhàn)。FinFET在實(shí)際應(yīng)用中仍然面臨一些關(guān)鍵挑戰(zhàn)，包括閾值電壓的調(diào)節(jié)、柵極與源極和漏極頂部/底部之間的邊緣電容、寄生電阻以及器件的可變性。這些問題在一定程度上限制了FinFET在更小技術(shù)節(jié)點(diǎn)中的性能優(yōu)化。

綜上所述，F(xiàn)inFET憑借其獨(dú)特的三維結(jié)構(gòu)和優(yōu)異的性能，成為亞100納米半導(dǎo)體器件的核心技術(shù)。盡管其制造工藝復(fù)雜且面臨一些技術(shù)挑戰(zhàn)，但隨著S/D優(yōu)先工藝的不斷優(yōu)化和高κ介電質(zhì)與金屬柵極堆棧的應(yīng)用，F(xiàn)inFET在16納米/14納米節(jié)點(diǎn)上的成功量產(chǎn)已經(jīng)證明了其技術(shù)的成熟度。然而，隨著技術(shù)節(jié)點(diǎn)的進(jìn)一步縮小，可能需要轉(zhuǎn)向更具前瞻性的結(jié)構(gòu)，如橫向納米線FET，以滿足未來的性能需求。