隨著通信速率進(jìn)入100G、200G乃至400G時代，系統(tǒng)對時鐘源的抖動容限和溫漂性能提出更高要求。FCom富士晶振推出的FCO-L系列差分晶體振蕩器具備50fs級別的超低相位抖動、寬溫高穩(wěn)等特點，成為光模塊、PCIe Gen6平臺和新一代數(shù)據(jù)中心的關(guān)鍵定時解決方案。

一、在光模塊中的設(shè)計應(yīng)用

應(yīng)用背景

光模塊（如SFP+/QSFP+/OSFP等）是實現(xiàn)光電轉(zhuǎn)換的核心器件，通常內(nèi)建CDR（時鐘數(shù)據(jù)恢復(fù)）和高速SerDes電路，對輸入時鐘的抖動與穩(wěn)定性極為敏感。

設(shè)計要點

• 推薦輸出：LVPECL或LVDS，兼容CDR輸入；
• 推薦頻率：156.25?MHz（25G NRZ）、625?MHz（25G PAM4）、312.5?MHz（100G）等；
• 關(guān)鍵指標(biāo)：抖動< 100fs RMS（12kHz–20MHz）；
• 布線建議：時鐘走線需采用差分對布線，保持長度匹配（<5mil），并嚴(yán)格控制阻抗（100Ω±10%）；
• 電源管理：建議配置 LDO + π型濾波（0.1μF + 1μF + 4.7μF），降低電源噪聲；
• 共模抑制：接收端建議加共模吸收磁珠，改善EMI表現(xiàn)；
• 晶振位置：靠近 SerDes/Clock Input，減少時鐘路徑長度，避免過孔引起反射；

典型器件搭配

設(shè)計注意事項與調(diào)試建議

• 使用差分探頭測試時鐘輸出，確保波形無反射/畸變；
• 在PCB layout中，優(yōu)先將晶振靠近接收端放置，避免長線回授；
• 若模塊內(nèi)存在高速DC-DC轉(zhuǎn)換器，注意振蕩器電源路徑需隔離；
• 多模塊同步建議使用具備±25ppm頻穩(wěn)的FCO-L，并考慮冗余備份路徑。

二、在PCIe Gen6平臺中的設(shè)計要點與器件搭配

應(yīng)用背景

PCIe Gen6（Peripheral Component Interconnect Express Generation 6）協(xié)議支持64 GT/s（Gigatransfers per second）傳輸速率，使用PAM4 編碼，對參考時鐘（Refclk）的抖動要求極為嚴(yán)格。相比Gen4/Gen5時代，對時鐘源的噪聲容限、頻率精度、熱穩(wěn)定性提出了更高要求。

設(shè)計要點

• 推薦頻率：100 MHz（主流PCIe Refclk頻率），200 MHz（部分CXL 2.0平臺使用）；
• 輸出接口：HCSL（用于標(biāo)準(zhǔn)PCIe）、LVDS（低功耗替代）、LVPECL（長線驅(qū)動）；
• 輸出容差要求：抖動需≤ 80 fs RMS（符合PCIe Gen6 jitter budget）；
• 供電電壓：支持1.8V、2.5V、3.3V平臺共用，適配多電壓主板設(shè)計；
• 布線建議：使用 100Ω 差分對走線，走線長度差＜5mil，HCSL需50Ω終端到GND；
• 電源去耦：推薦配置：0.1μF + 1μF 去耦電容；必要時加入π型濾波（磁珠+電容）；
• 散熱與穩(wěn)定性：封裝金屬殼接地，有助于EMI控制；可靠近時鐘Buffer布置，減短路徑；

典型器件搭配

設(shè)計注意事項與調(diào)試建議

• 在HCSL接口下，輸出端需 50Ω 電阻下拉至 GND；
• 時鐘線應(yīng)遠(yuǎn)離高電流/開關(guān)電源軌，避免交叉干擾；
• 使用相鄰地層作為參考面，保持走線阻抗；
• 走線長度盡量短直，減少via（過孔）數(shù)量，防止反射；
• 若需熱備份方案，可并聯(lián)雙晶振+MUX控制切換，提升可靠性。

三、數(shù)據(jù)中心中的時鐘挑戰(zhàn)

應(yīng)用背景

現(xiàn)代數(shù)據(jù)中心正從傳統(tǒng)架構(gòu)向高帶寬、低延遲、多協(xié)議互連平臺（如PCIe/CXL/以太網(wǎng)）演進(jìn)。服務(wù)器主板、交換芯片、光互連設(shè)備之間的協(xié)同要求在不同子系統(tǒng)之間實現(xiàn)極高精度的

時鐘同步與相位一致性。

在此類系統(tǒng)中，差分晶體振蕩器承擔(dān)著以下關(guān)鍵任務(wù)：

• 提供高穩(wěn)定性低抖動主時鐘；
• 驅(qū)動 SerDes、PHY、FPGA、網(wǎng)絡(luò)芯片的參考時鐘輸入；
• 與時鐘緩沖器（Clock Fan-out）組合，分發(fā)至多路下游設(shè)備；
• 滿足系統(tǒng)級 散熱、抗干擾、封裝緊湊要求；

設(shè)計要點

• 推薦頻率：100 MHz（PCIe/CXL平臺的通用標(biāo)準(zhǔn)頻率），156.25MHz（以太網(wǎng)、光模塊、交換芯片），312.5?MHz / 625?MHz（高速CDR、PAM4信號處理、SerDes鏈路）；122.88/245.76 MHz（5G與同步通信鏈路）
• 輸出接口：LVDS（交換芯片、CDR、FPGA），HCSL（PCIe/CXL），LVPECL（高速SerDes和后級驅(qū)動鏈路）
• 極低抖動性能：< 50 fs RMS（12 kHz–20 MHz），滿足SerDes/CDR抖動容限；
• 差分布線：采用100Ω差分對布線，布線長度誤差<5mil，避免途經(jīng)大電流區(qū)域；
• 電源去耦設(shè)計：在VDD端布設(shè)0.1μF+1μF并聯(lián)去耦，必要時引入π型磁珠濾波；
• 靠近負(fù)載布置：建議將振蕩器放置于FPGA、SerDes或CDR芯片附近，避免過長走線；
• EMI控制：保證地層完整、避免走線跨區(qū)域；輸出對加終端匹配或共模電感；
• 熱管理：貼近銅泊區(qū)布置，利于熱量釋放，推薦使用金屬殼接地處理設(shè)計；

典型器件搭配

設(shè)計注意事項與調(diào)試建議

• 使用100Ω差分對（LVDS/LVPECL）或50Ω單端對地（HCSL）；
• 線寬與線距需嚴(yán)格控制，推薦使用專用差分線規(guī)則；
• 差分走線需長度匹配，差值< 5 mil（0.127mm），避免產(chǎn)生共模噪聲；
• 時鐘線遠(yuǎn)離高頻切換電源、DRAM/SoC高速信號區(qū)域，避免串?dāng)_；
• 差分線優(yōu)先避免過多via（過孔），可在必要處使用 GSSG 結(jié)構(gòu)保證阻抗連續(xù)性；
• 電源波動可能引起周期抖動，建議在VDD端布設(shè)0.1μF + 1μF并聯(lián)去耦電容，并使用 LDO 或 π型濾波抑制干擾；
• 用示波器查看差分波形幅度、對稱性；確認(rèn) Rise/Fall 時間是否符合要求（典型 <1ns）；

總結(jié)

FCO-L系列作為跨速率、跨協(xié)議、跨平臺的微型差分時鐘解決方案，其靈活性、低抖動、高集成度使其在以上三大關(guān)鍵模塊中均可深度集成。