筆者多年來反復(fù)用一道面試題來考察IC求職人員的水平和能力。這道面試題看似平淡無奇，大部分求職者卻只知其一不知其二，知其然而不知其所以然。這是一道怎樣的奇葩題目呢：

請(qǐng)?jiān)O(shè)計(jì)一個(gè)異步復(fù)位的計(jì)數(shù)器：“從0到20的無限循環(huán)計(jì)數(shù)，每次計(jì)數(shù)到20便清0從頭開始計(jì)數(shù)?！?/p>

看到這里有沒有心想“Are you kidding me? So simple?”？其實(shí)不然，對(duì)于初學(xué)者而言，這其實(shí)是一個(gè)連環(huán)無敵面試題。欲知詳情，請(qǐng)見本文一一拆解。

問題1：如何用Verilog實(shí)現(xiàn)這個(gè)計(jì)數(shù)器？

針對(duì)上述功能的計(jì)數(shù)器，應(yīng)該如何用Verilog實(shí)現(xiàn)？

一般而言，大多數(shù)學(xué)過Verilog語言的人，這一個(gè)問題都能回答清楚，初步的解題思路如下：

模塊有2個(gè)輸入：時(shí)鐘clk，復(fù)位rst_n（此處用下降沿有效的復(fù)位為例）

模塊有1個(gè)輸出：每次計(jì)數(shù)到20時(shí)，輸出信號(hào)cnt_timeout拉起一拍

完整的Verilog代碼如下：

問題2：此計(jì)數(shù)器代表的實(shí)際電路是什么？

在面試的學(xué)生回答出如何用Verilog實(shí)現(xiàn)計(jì)數(shù)器后，第二個(gè)問題筆者就會(huì)問：

用Verilog實(shí)現(xiàn)的這個(gè)計(jì)數(shù)器背后的實(shí)際電路是什么？如果給你提供多個(gè)D觸發(fā)器，多個(gè)比較器，多個(gè)加法器，多個(gè)多路選擇器，你怎么組合出這個(gè)電路？

經(jīng)過筆者的實(shí)驗(yàn)統(tǒng)計(jì)，這個(gè)問題大概有30%的人能不假思索的回答出來，剩下的大概20%在經(jīng)過引導(dǎo)后也能說出自己的思路和答案，而經(jīng)過引導(dǎo)也沒有思路的50%則存在著“只知語法不知電路”的問題，需要進(jìn)一步學(xué)習(xí)提高。

完整電路如下：

問題3：此計(jì)數(shù)器的關(guān)鍵路徑是哪一條？

初學(xué)者如果能夠回答出上一個(gè)問題，那么說明對(duì)于電路的理解已經(jīng)相當(dāng)?shù)牟诲e(cuò)，那么接下來的問題便是 ：“以上電路的關(guān)鍵路徑在哪里”？

絕大多數(shù)的面試學(xué)生對(duì)于這個(gè)問題是難以回答的，主要原因是，不理解關(guān)鍵路徑的含義，或者找不出關(guān)鍵路徑。

正確答案如下：關(guān)鍵路徑應(yīng)該是從“寄存器的Q端”->加法器（ADD）->多路選擇器（MUX）->“寄存器的D端”。

有關(guān)關(guān)鍵路徑（Critical Path）的概念需要初學(xué)者自行查閱學(xué)習(xí)。

如果能夠回答出上述問題，那么可以繼續(xù)反問面試學(xué)生：為什么關(guān)鍵路徑不是從“寄存器的Q端”->比較器（CMP）->多路選擇器（MUX）->“寄存器的D端”。即：比較器（CMP）和加法器（ADD）哪個(gè)更關(guān)鍵，有關(guān)此問題，請(qǐng)參見后續(xù)問題。

問題4：“cnt == 20”對(duì)應(yīng)的電路是什么？

上述電路中的比較器其實(shí)是“cnt == 20”，那么這段比較器代碼對(duì)應(yīng)的電路是什么呢？此問題非常簡單，但是絕大多數(shù)初學(xué)者是回答不出來的。

正確答案：20的2進(jìn)制表示為5’b10100，那么“等于”20的電路邏輯如下圖所示，即對(duì)應(yīng)0的位取反，對(duì)應(yīng)1的位不取反，將其與在一起。此乃大二數(shù)電的基本知識(shí)。

注意：只有“等于”常數(shù)才能得到如此簡潔的電路，如果是兩個(gè)變量的“等于”比較則必須使用“同或”電路來實(shí)現(xiàn)，“同或”電路是什么邏輯？查一查大二數(shù)電的基本知識(shí)。

問題5：使用“cnt > 19”和“cnt == 20”一樣嗎？

針對(duì)上述電路中的比較器，接下來的問題是 ：“用cnt > 19來代替cnt == 20行嗎？ 為什么”？

一個(gè)對(duì)電路有深刻理解的人應(yīng)該不僅僅能回答出行不行，還能說出為什么。

正確答案如下：功能上是可行，但從電路優(yōu)化的角度看，是不行的。

因?yàn)椤癱nt == 20”如上文所述，實(shí)現(xiàn)相對(duì)簡單，用少量的非門及與門即可實(shí)現(xiàn)。但“cnt > 19” 的電路邏輯更為復(fù)雜。

具體的“cnt > 19”的電路是怎樣的呢？對(duì)于這個(gè)5bit的“cnt > 19”， cnt可能的范圍取值為[20:31]，綜合工具會(huì)將電路優(yōu)化成幾個(gè)等于相與：“cnt == 20 && cnt == 21 && …… && cnt == 31”。顯然“cnt > 19”的電路實(shí)現(xiàn)比“cnt == 20”復(fù)雜許多。所以此處用“cnt > 19”是不合適的，會(huì)帶來額外的硬件開銷。

上述5 bit的大于的比較電路，因?yàn)閏nt的可能的取值范圍是[20:31]，綜合工具能將電路優(yōu)化成幾個(gè)等于相與，但假設(shè)cnt是32 bit的，那“cnt > 19”所代表的cnt的可能的取值范圍太大，此時(shí)對(duì)于32bit的“cnt > 19”，則相當(dāng)于“cnt – 19 > 0”，此比較器映射的電路將引入一個(gè)加法器。

問題6：加法器的電路是什么？

加法器的電路比較復(fù)雜，以后的系列會(huì)專門講加法器：“登堂設(shè)計(jì)案例之：加法器真的就是寫個(gè)+號(hào)這么簡單嗎？”。

但有一點(diǎn)是可以肯定的：如采用“cnt==20”的比較器，上述計(jì)數(shù)器中的加法器的延時(shí)肯定是大于比較器的。

所以，關(guān)鍵路徑是上面所述的“寄存器的Q端”->加法器（ADD）->多路選擇器（MUX）->“寄存器的D端”。

附加問題：如何驗(yàn)證這個(gè)計(jì)數(shù)器？

如果學(xué)生是面試IC驗(yàn)證工程師崗位的，此時(shí)不妨加上一些驗(yàn)證相關(guān)的問題：

如何驗(yàn)證這個(gè)計(jì)數(shù)器？

你的TB的組成是怎樣的？

列舉一下針對(duì)這個(gè)計(jì)數(shù)器功能描述提取的測試點(diǎn)？由于此系列以Verilog設(shè)計(jì)為主要講解主題，所以驗(yàn)證的問題在此不深入展開討論。

基于這個(gè)簡單的計(jì)數(shù)器，您還能想出什么衍生問題可以加入這一系列的面試題呢？

結(jié)語

最后，我們總結(jié)下核心要義：Verilog只是一種硬件描述語言，IC設(shè)計(jì)的本質(zhì)是對(duì)于電路的設(shè)計(jì)，雖然現(xiàn)在Verilog Coding采用RTL級(jí)別的抽象描述，但是必須清楚所描述的代碼能夠映射出的電路結(jié)構(gòu)，對(duì)其面積和時(shí)序的影響都了然于胸，只有如此才能夠成為一名優(yōu)秀的IC設(shè)計(jì)工程師。