01Latch up概念

在CMOS電路中，存在寄生的PNP和NPN晶體管,它們相互影響在VDD與GND間產(chǎn)生一低阻通路，形成大電流，燒壞芯片，這就是閂鎖效應(yīng)，簡稱latch-up。

02重要性

隨著IC特征尺寸越來越小，集成度越來越高，閂鎖效應(yīng)發(fā)生的可能性越來越高，這個(gè)現(xiàn)象極為重要，因?yàn)樗锌赡軐?dǎo)致整個(gè)芯片徹底報(bào)廢。所以，在質(zhì)量檢測(cè)（QUAL測(cè)試）中，latch-up是一個(gè)必須檢查的項(xiàng)目，而且它和靜電放電（ESD）防護(hù)也是密切相關(guān)的

03形成原理

晶體管之間存在PN結(jié)。當(dāng)一個(gè)PNP晶體管的集電極連接到NPN晶體管的基極時(shí)，如果結(jié)反向偏置電壓超過一定閾值，就會(huì)發(fā)生Latch-up現(xiàn)象，如圖表1所示。

▲圖表1

正常工作情況下，三極管是截止的，不會(huì)發(fā)生Latch up現(xiàn)象。受到外界來自電源，I/O，ESD靜電泄放的干擾時(shí)，當(dāng)一個(gè)PNP晶體管被激活時(shí)，它通過連接的NPN晶體管的基極轉(zhuǎn)導(dǎo)電流，導(dǎo)致NPN晶體管也被激活，形成一個(gè)正反饋回路，電流在這個(gè)結(jié)構(gòu)里面不斷放大，最終超過芯片承受范圍，使得芯片被燒壞。

▲圖表2

圖中電路結(jié)構(gòu)左半部分相當(dāng)于一個(gè)P管放大電路，右半部分相當(dāng)于一個(gè)N管放大電路，且它們的輸入輸出首尾相連，形成一個(gè)正反饋環(huán)路。當(dāng)受到干擾時(shí)，PNP管打開，PNP管輸出端產(chǎn)生電流I1，I1流經(jīng)NPN管放大成I2又輸入到PNP管的基極，從而導(dǎo)致PNP管的輸出端電流I1繼續(xù)增加，I1增加又導(dǎo)致經(jīng)NPN管放大后的I2增加，從而形成正反饋環(huán)路，電流不斷增加。

電路中出現(xiàn)一個(gè)低電阻的路徑（圖表2紅色線條所示），導(dǎo)致異常電流流過，這會(huì)導(dǎo)致電路失去控制，可能導(dǎo)致器件的損壞或電路功能的失效。

04測(cè)試流程

Latch-up測(cè)試是集成電路可靠性測(cè)試的重要項(xiàng)目之一，主要用于檢測(cè)芯片在異常電壓或電流條件下是否會(huì)出現(xiàn)閂鎖效應(yīng)（Latch-up）。

1測(cè)試標(biāo)準(zhǔn)

Latch up測(cè)試主要依據(jù)JESD78F標(biāo)準(zhǔn)進(jìn)行測(cè)試，該標(biāo)準(zhǔn)中將Latch-up測(cè)試分為電流測(cè)試(I-test) 和電壓測(cè)試(V-test)。

2測(cè)試準(zhǔn)備條件

(1)測(cè)試溫度（室溫25℃或特殊溫度）;

(2)芯片引腳定義(POWER , GND , INPUT, OUTPUT ,I/O) ;

(3)供電引腳(POWER)及IO引腳(INPUT, OUTPUT ,I/O) 的最大工作電壓。

3測(cè)試內(nèi)容

▲圖表3

上表為測(cè)試閂鎖效應(yīng)的條件及分類：正向電流測(cè)試≥100 mA ；負(fù)電流測(cè)試≥ -100 mA ；電壓測(cè)試1.5VCCmax或者M(jìn)SV, 其中MSV表示（Maximum Stress Voltage）最大允許工作電壓。

電流測(cè)試 I-test，用于測(cè)試非電源管腳；電壓測(cè)試 V-test 用于測(cè)試電源管腳。其中I-test又有正向注入/負(fù)向抽取兩種，正向注入電流會(huì)使得端口電壓升高，負(fù)向抽取電流會(huì)使得端口電壓降低。

V-test的測(cè)試流程

(1)對(duì)所有輸出和I/O懸空，所有輸入管腳置于高電平偏置，所有VDD分別加電為對(duì)應(yīng)的Vmax電壓，測(cè)量各VDD到GND的漏電流I-pre。

(2)對(duì)待測(cè)管腳施加V-test源，觸發(fā)電壓取1.5×VCCmax或MSV，觸發(fā)時(shí)間一般取10ms。

(3)去除觸發(fā)源后將被測(cè)管腳復(fù)原，測(cè)量漏電流I-post，進(jìn)行失效判斷。

（如果I-pre≤25mA, 失效標(biāo)準(zhǔn)為I-post> I-pre+ 10 mA；如果I-pre> 25 mA，失效標(biāo)準(zhǔn)為I-post> 1.4 × I-pre）

(4)如果沒有發(fā)生Latch-up，對(duì)所有輸出和I/O懸空，將所有輸入管腳都置于低電平偏置，所有VDD分別加電為對(duì)應(yīng)的Vmax電壓，測(cè)量各VDD到GND的漏電流I-pre，重復(fù)實(shí)驗(yàn)。

(5)重復(fù)以上步驟，直到每個(gè)電源Vsupply管腳（或管腳組合）都通過測(cè)試。

▲圖表4

圖表4為V-test波形。

I-test的測(cè)試流程

(1) 對(duì)所有非待測(cè)的輸出和I/O懸空，所有輸入管腳置于高電平偏置，所有VDD分別置于對(duì)應(yīng)的Vmax電壓

(2)測(cè)量各VDD到GND的漏電流I-pre。

(3)對(duì)待測(cè)管腳施加I-test源，正電流觸發(fā)限壓取該測(cè)試管腳的1.5 × VmaxOP，負(fù)電流觸發(fā)限壓取該測(cè)試管腳的-0.5×Vmax，觸發(fā)時(shí)間一般取10ms。

(4)去除觸發(fā)源后將被測(cè)管腳復(fù)原，測(cè)量漏電流I-post，進(jìn)行失效判斷。

（如果I-pre≤25mA, 失效標(biāo)準(zhǔn)為I-post> I-pre+ 10 mA；如果I-pre> 25 mA，失效標(biāo)準(zhǔn)為I-post> 1.4 × I-pre）

(5)如果沒有發(fā)生Latch-up，對(duì)所有未接受測(cè)試的輸出和I/O懸空，將所有輸入管腳都置于低電平偏置，所有VDD分別加電為對(duì)應(yīng)的Vmax電壓，測(cè)量各VDD到GND的漏電流I-pre，重復(fù)實(shí)驗(yàn)。

(6)重復(fù)以上步驟，直到所有IO管腳都通過測(cè)試(除待測(cè)試管腳外的其他非輸入的IO管腳均懸空)。

▲圖表5

圖表5為I-test的正電流及負(fù)電流測(cè)試波形

特殊功能管腳

某些芯片會(huì)具有特殊的功能管腳，例如LDO管腳既可作為電源管腳也可作為輸出管腳，這些芯片的管腳能為其他芯片或器件提供偏置。而針對(duì)這類管腳，使用I-test還是V-test需要根據(jù)實(shí)際應(yīng)用情況來確定。

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