VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語(yǔ)言）。VHSIC是Very High Speed Integrated Circuit的縮寫(xiě)，是20世紀(jì)80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。本文主要介紹了VHDL語(yǔ)言編程用什么編譯軟件以及學(xué)習(xí)VHDL語(yǔ)言需要看哪方面的書(shū)籍，最后還闡述了學(xué)習(xí)VHDL語(yǔ)言應(yīng)注意的幾個(gè)問(wèn)題盤(pán)點(diǎn)。

VHDL語(yǔ)言特點(diǎn)

VHDL語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái)，VHDL語(yǔ)言主要具有以下優(yōu)點(diǎn)：

（1）VHDL語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣

VHDL語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。

（2）VHDL語(yǔ)言具有強(qiáng)大的硬件描述能力

VHDL語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。VHDL語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。

（3）VHDL語(yǔ)言具有很強(qiáng)的移植能力

VHDL語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的VHDL語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。

（4）VHDL語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)

采用VHDL語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。

（5）VHDL語(yǔ)言程序易于共享和復(fù)用

VHDL語(yǔ)言采用基于庫(kù)（library）的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。

由于VHDL語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線(xiàn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開(kāi)發(fā)周期。

VHDL語(yǔ)言編程用什么編譯軟件

一、Quartus

Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境， 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。當(dāng)前官方提供下載的最新版本是v17.0。

Altera Quartus II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。

Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。

Quartus的性能特點(diǎn)

1、支持MAX7000/MAX3000等乘積項(xiàng)器件

2、軟件體積縮小，運(yùn)行速度加快

3、LogicLock設(shè)計(jì)流程把性能提升15%

4、采用快速適配選項(xiàng)縮短編譯時(shí)間

5、新的功能減小了系統(tǒng)級(jí)驗(yàn)證

2、synplify

Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收購(gòu)了Synplicity公司）公司提供的專(zhuān)門(mén)針對(duì)FPGA和CPLD實(shí)現(xiàn)的邏輯綜合工具，Synplicity的工具涵蓋了可編程邏輯器件（FPGAs、PLDs和CPLDs）的綜合，驗(yàn)證，調(diào)試，物理綜合及原型驗(yàn)證等領(lǐng)域。

synplify優(yōu)點(diǎn)

Synplify Premier是功能超強(qiáng)的FPGA綜合環(huán)境。Synplify Premier不僅集成了Synplify Pro所有的優(yōu)化選項(xiàng)，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了專(zhuān)利的Graph-Based Physical Synthesis綜合技術(shù)，并提供Floor Plan選項(xiàng)，是業(yè)界領(lǐng)先的FPGA物理綜合解決方案，能把高端FPGA性能發(fā)揮到最好；從而可以輕松應(yīng)對(duì)復(fù)雜的高端FPGA設(shè)計(jì)和單芯片ASIC 原型驗(yàn)證。這些特有的功能包括：全面兼容ASIC代碼；支持Gated Clock的轉(zhuǎn)換；支持Design Ware的轉(zhuǎn)換。同時(shí)，因?yàn)檎狭嗽诰€(xiàn)調(diào)試工具Identify，極大的方便了用戶(hù)進(jìn)行軟硬件協(xié)同仿真，確保設(shè)計(jì)一次成功，從而大大縮短了整個(gè)軟硬件開(kāi)發(fā)和調(diào)試的周期。

Identify是唯一的RTL級(jí)調(diào)試工具，能夠在FPGA運(yùn)行時(shí)對(duì)其進(jìn)行實(shí)時(shí)調(diào)試，加快整個(gè)FPGA驗(yàn)證的速度。Identify軟件有Instrumentor和Debugger兩部分。在調(diào)試前，通過(guò)Instrumentor設(shè)定需要觀測(cè)的信號(hào)和斷點(diǎn)信息，然后進(jìn)行綜合，布局布線(xiàn)。最后，通過(guò)Debugger進(jìn)行在線(xiàn)調(diào)試。Synplify Premier HDL Analyst提供優(yōu)秀的代碼優(yōu)化和圖形化分析調(diào)試界面；Certify 確保客戶(hù)在使用多片F(xiàn)PGA進(jìn)行ASIC/SoC驗(yàn)證時(shí)快速而高效地完成工作；現(xiàn)在Synopsys 又推出了基于DSP算法的代碼產(chǎn)生和綜合工具Synplify DSP，架起了算法驗(yàn)證和RTL代碼實(shí)現(xiàn)之間的橋梁；HAPS是高性能的ASIC原型驗(yàn)證系統(tǒng)，大大減少了一次流片成功的風(fēng)險(xiǎn)及節(jié)省了產(chǎn)品推向市場(chǎng)時(shí)間。

VHDL語(yǔ)言編程書(shū)籍推薦

1、《數(shù)字邏輯與VHDL設(shè)計(jì)》

本書(shū)適用于數(shù)字邏輯設(shè)計(jì)的簡(jiǎn)介課程，主要目標(biāo)如下：

（1）教授學(xué)生關(guān)于手工進(jìn)行數(shù)字設(shè)計(jì)的基本概念;

（2）給出使用CAD工具手工設(shè)計(jì)數(shù)字電路的詳細(xì)方法。內(nèi)容涉及設(shè)計(jì)數(shù)字系統(tǒng)的過(guò)程、邏輯電路的基本概念、數(shù)字電路、組合電路的綜合、執(zhí)行算術(shù)運(yùn)算的電路、用做構(gòu)件塊的組合電路、存儲(chǔ)器、同步順序電路、異步順序電路、真實(shí)系統(tǒng)設(shè)計(jì)中出現(xiàn)的實(shí)際問(wèn)題、電路測(cè)試，以及CAD流程等。

本書(shū)可作為計(jì)算機(jī)和電子工程等專(zhuān)業(yè)本科生及研究生的教材，也可作為集成電路設(shè)計(jì)人員的參考書(shū)。

2、vhdl語(yǔ)言書(shū)籍推薦二：《用于邏輯綜合的VHDL》

《國(guó)外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》旨在使VHDL成為簡(jiǎn)單實(shí)用的硬件描述語(yǔ)言。

許多工程師在第一次使用VHDL（超高速集成電路硬件描述語(yǔ)言）的時(shí)候都會(huì)有很多不清楚的地方。《國(guó)外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》通過(guò)清晰的組織填補(bǔ)了VHDL語(yǔ)言和通過(guò)邏輯綜合產(chǎn)生的硬件之間的差異。從最基本的組合邏輯、類(lèi)型和操作符出發(fā)，《國(guó)外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還涵蓋了特殊結(jié)構(gòu)的內(nèi)容，如三態(tài)總線(xiàn)、寄存器堆和存儲(chǔ)器。此外，《國(guó)外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還著眼于討論更高層次的主題，例如怎么開(kāi)發(fā)自己的程序包，如何編寫(xiě)測(cè)試程序，如何使用全部的可綜合類(lèi)型等。

第3版已經(jīng)做了大幅度的修改以包含進(jìn)VHDL-2008的新特征。這些新特征包括如何實(shí)現(xiàn)定點(diǎn)數(shù)和浮點(diǎn)數(shù)硬件結(jié)構(gòu)的邏輯綜合。該大幅度的修改正好說(shuō)明了邏輯綜合目前已經(jīng)使用得非常廣泛。為了更好地展示新版本的一些特征，《國(guó)外數(shù)字系統(tǒng)設(shè)計(jì)經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還包含一個(gè)完整的設(shè)計(jì)實(shí)例——數(shù)字濾波器設(shè)計(jì)，包括濾波器硬件的設(shè)計(jì)和測(cè)試平臺(tái)的設(shè)計(jì)。

3、vhdl語(yǔ)言書(shū)籍推薦三：《VHDL教程》

本書(shū)從VHDL語(yǔ)言的功能特性出發(fā)，介紹了VHDL語(yǔ)言的組成元素、描述風(fēng)格、建模特征、測(cè)試平臺(tái)的設(shè)計(jì)技巧等，并詳細(xì)給出了一些經(jīng)過(guò)作者驗(yàn)證的實(shí)例。本書(shū)的目的在于向廣大的電子設(shè)計(jì)人員介紹VHDL語(yǔ)言的基本知識(shí)和使用它來(lái)設(shè)計(jì)數(shù)字系統(tǒng)硬件電路的方法，從而使設(shè)計(jì)者擺脫傳統(tǒng)的人工設(shè)計(jì)方法的約束，使數(shù)字系統(tǒng)的設(shè)計(jì)水平上升到一個(gè)新的階段。

本書(shū)適合作為計(jì)算機(jī)科學(xué)及其相關(guān)專(zhuān)業(yè)的教材或參考書(shū)，也可供工程技術(shù)人員參考。

本書(shū)作者J.Bhasker是世界領(lǐng)先的VHDL課程的開(kāi)發(fā)者，本書(shū)包括目前最流行的IEEESTD_LOGIC_1164程序包內(nèi)容。本書(shū)的擴(kuò)展硬件建模涵蓋了對(duì)規(guī)則結(jié)構(gòu)、延遲、條件操作、狀態(tài)機(jī)、Moore和Mealy有限狀態(tài)機(jī)及時(shí)鐘分頻器等的建模，此外還包括文本I/O和測(cè)試平臺(tái)等內(nèi)容，并提供許多擴(kuò)展實(shí)例。

4、vhdl語(yǔ)言書(shū)籍推薦四：《數(shù)字系統(tǒng)的VHDL設(shè)計(jì)》

全書(shū)共12章，包括數(shù)制與編碼、邏輯代數(shù)與VHDL基礎(chǔ)、門(mén)電路、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路、存儲(chǔ)器、數(shù)模與模數(shù)轉(zhuǎn)換、數(shù)字系統(tǒng)設(shè)計(jì)、可編程邏輯器件、VHDL仿真和VHDL綜合，各章后附有思考題和習(xí)題。

本書(shū)涵蓋數(shù)字電子技術(shù)的基本理論和基本概念，并以硬件描述語(yǔ)言（VHDL）為工具，介紹了數(shù)字電路及系統(tǒng)的設(shè)計(jì)方法。書(shū)中列舉了大量的基于VHDL的門(mén)電路、觸發(fā)器、組合邏輯電路、時(shí)序邏輯電路、存儲(chǔ)器和數(shù)字系統(tǒng)設(shè)計(jì)的實(shí)例，供讀者參考。每個(gè)設(shè)計(jì)實(shí)例都經(jīng)過(guò)了電子設(shè)計(jì)自動(dòng)化（EDA）軟件的編譯和仿真，確保無(wú)誤。

vhdl語(yǔ)言的掌握絕對(duì)不能只顧著創(chuàng)新，熟練掌握好一般的技能，本身就是一種提高，本期的vhdl語(yǔ)言書(shū)籍推薦專(zhuān)題旨在讓大家更好的掌握vhdl語(yǔ)言這樣的標(biāo)準(zhǔn)技能，以上推薦的幾本書(shū)如果還是不能滿(mǎn)足你的需求的話(huà)，并且你還想尋找更多的計(jì)算機(jī)重磅好書(shū)的話(huà)，歡迎進(jìn)入我們的》》計(jì)算機(jī)圖書(shū)頻道。

學(xué)習(xí)VHDL語(yǔ)言應(yīng)注意的幾個(gè)問(wèn)題

（1）了解VHDL語(yǔ)言模擬器是如何模擬代碼的過(guò)程有助于弄清一些VHDL語(yǔ)句的語(yǔ)義，而對(duì)語(yǔ)義有一個(gè)清楚地理解可使你能夠精練準(zhǔn)確地進(jìn)行VHDL代碼編寫(xiě)。目前常用的VHDL模擬軟件有ActiveHDL和Modelsim。

（2）VHDL語(yǔ)言的有些構(gòu)造，較多的是專(zhuān)用于模擬和驗(yàn)證而不是綜合，綜合軟件也許會(huì)忽略掉這樣的構(gòu)造和規(guī)則。VHDL是基于模擬的語(yǔ)言，它所提供的行為描述的一切方便手段實(shí)際上都是為建立模擬模型的。

（3）用于模擬的模型和用于綜合的模型有差別。

（4）為綜合而寫(xiě)的代碼可以進(jìn)行模擬，但不是所有為模擬而寫(xiě)的代碼可以用來(lái)綜合。

（5）應(yīng)大致了解綜合軟件的工作原理。目前常用的綜合軟件有Synplicity公司的Synplify和SynplifyPro軟件，Synopsys公司的FPGAExpress軟件，Mentor公司的LeonardoSpectrum軟件，Xilinx公司的XST（XilinxSynthesisTechnology）軟件。

（6）將VHDL和CPLD、FPGA的學(xué)習(xí)結(jié)合起來(lái)。

（7）應(yīng)基本熟悉CPLD、FPGA器件的邏輯資源。

小編推薦閱讀：

vhdl語(yǔ)言怎么仿真_vhdl語(yǔ)言的基本結(jié)構(gòu)

vhdl語(yǔ)言的操作符_vhdl語(yǔ)言有什么用

什么是vhdl語(yǔ)言_簡(jiǎn)述vhdl語(yǔ)言的特點(diǎn)