經(jīng)常畫高速板的同學(xué)都知道，10個(gè)高速板有9個(gè)要繞等長(zhǎng)，而且內(nèi)存出現(xiàn)的頻率尤其頻繁，整的現(xiàn)在畫板子不繞兩下都有點(diǎn)不習(xí)慣。好在上期給大家介紹了幾種快的不能再快的繞等長(zhǎng)的方法，用allegro繞等長(zhǎng)還是非常任性的。看看下圖，多么漂亮，整齊，干凈，密密麻麻繞的像一根根腸子似的等長(zhǎng)線。

內(nèi)存在高速板中的頻繁出現(xiàn)，意味著PCB工程師必須掌握內(nèi)存的PCB設(shè)計(jì)，而且還得熟練的掌握，要會(huì)對(duì)各種信號(hào)進(jìn)行分組，要會(huì)選用拓?fù)浣Y(jié)構(gòu)，要會(huì)布局，要會(huì)設(shè)等長(zhǎng)規(guī)則......當(dāng)然還得會(huì)繞等長(zhǎng)。根據(jù)小編多年跳槽面試的經(jīng)驗(yàn)，內(nèi)存的設(shè)計(jì)要求也是經(jīng)常會(huì)被問到的問題之一，10個(gè)面試官有9個(gè)會(huì)問，而你對(duì)答的好壞或者回答問題的深度直接影響到面試官對(duì)你的整體印象。以DDR3為例，一般的同學(xué)可能會(huì)從這些方面去回答：

布局：

1.考慮BGA可維修性：BGA周邊器件5MM禁布，最小3mm；

2.DFM 可靠性：按照相關(guān)的工藝要求，布局時(shí)器件與器件間滿足DFM的間距要求；且考慮元件擺放的美觀性；

3.絕對(duì)等長(zhǎng)是否滿足要求，相對(duì)長(zhǎng)度是否容易實(shí)現(xiàn)：布局時(shí)需要確認(rèn)長(zhǎng)度限制，及時(shí)序要求，留有足夠的繞等長(zhǎng)空間；

4.濾波電容、上拉電阻的位置等：濾波電容靠近各個(gè)PIN放置，儲(chǔ)能電容均勻放置在芯片周邊（在電源平面路徑上）；上拉電阻按要求放置(布線長(zhǎng)度小于500mil）。

布線：

1.特征阻抗：?jiǎn)尉€50歐姆，差分100歐姆；

2.數(shù)據(jù)線每11根（D0~D7，DM0,DQS0+/-），（D8~D15， DM1,DQS1+/-）....以此類推.同組同層，優(yōu)先以地為參考平面，中間不能夾雜其他任何信號(hào)；

3.所有信號(hào)線少換層，尤其是數(shù)據(jù)線、時(shí)鐘線不超過2個(gè)過孔，所有信號(hào)線間距至少滿足3W原則；

4.數(shù)據(jù)線、地址（控制）線、時(shí)鐘線組間間距保持15mil以上或至少3W；

5.所有信號(hào)線都不得跨分割，且有完整的參考平面，換層時(shí)，如果改變了參考層，要注意考慮增加回流地過孔或退耦電容；

6.Vref電源線走線線寬推薦不小于15mil，與同層其他信號(hào)線間距最好20mil以上；

7.所有DDR信號(hào)距離相應(yīng)參考面邊沿至少30-40mil。

...

等長(zhǎng)：

1.數(shù)據(jù)線以DQS為基準(zhǔn)等長(zhǎng)，地址線、控制線、時(shí)鐘線為基準(zhǔn)等長(zhǎng)；

2.數(shù)據(jù)線最大長(zhǎng)度盡量不超過2500mil，組內(nèi)長(zhǎng)度誤差范圍控制在+/-10mil。得益于Write Leveling技術(shù)，DQS與時(shí)鐘線一般無長(zhǎng)度誤差要求。

3.地址線誤差范圍控制在+/-50mil。

...

因?yàn)閮?nèi)存的設(shè)計(jì)其實(shí)已經(jīng)很成熟了，對(duì)于上述設(shè)計(jì)要求在各大論壇，網(wǎng)站或者相關(guān)書籍上面都可以看得到，對(duì)于懂行的面試官來說能回答出來這些，并不能給他帶來多大的新鮮感，要想證明自己是一個(gè)高級(jí)的、資深的、經(jīng)驗(yàn)豐富的PCB設(shè)計(jì)工程師，咱還得接著往下吹。

比如，我們往期介紹的ODT（On-Die Termination，片內(nèi)終結(jié)），DDR4特有的DBI功能與POD電平，還有《基于Cadence Allegro的FPGA高速板卡設(shè)計(jì)》一書里面重點(diǎn)介紹的拓?fù)浣Y(jié)構(gòu)，Write leveling（讀寫均衡）...要不我們?cè)賮泶蟾沤榻B幾個(gè)？

復(fù)位（RESET）：

復(fù)位是DDR3新增的一項(xiàng)重要功能，并為此專門準(zhǔn)備了一個(gè)引腳。這一引腳將使DDR3的初始化處理變得簡(jiǎn)單。當(dāng)Reset命令有效時(shí)，DDR3 內(nèi)存將停止所有的操作，并切換至最少量活動(dòng)的狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，且所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時(shí)鐘電路將停止工作，甚至不理睬數(shù)據(jù)總線上的任何動(dòng)靜。這樣一來，該功能將使DDR3達(dá)到最節(jié)省電力的目的。

ZQ（校準(zhǔn)）：

ZQ也是一個(gè)新增的引腳，在這個(gè)引腳上接有一個(gè)240歐姆的低公差參考電阻。這個(gè)引腳通過一個(gè)命令集，通過片上校準(zhǔn)引擎（ODCE，On-Die Calibration Engine）來自動(dòng)校驗(yàn)數(shù)據(jù)輸出驅(qū)動(dòng)器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令之后，將用相應(yīng)的時(shí)鐘周期（在加電與初始化之后用512個(gè)時(shí)鐘周期，在退出自刷新操作后用256時(shí)鐘周期、在其他情況下用64個(gè)時(shí)鐘周期）對(duì)導(dǎo)通電阻和ODT電阻進(jìn)行重新校準(zhǔn)。

數(shù)據(jù)選通脈沖（DQS）：

就像時(shí)鐘信號(hào)一樣，DQS也是DDR中的重要功能，它的功能主要用來在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆8bit DRAM芯片都有一個(gè)DQS信號(hào)線，它是雙向的，在寫入時(shí)它用來傳送由主控芯片發(fā)來的DQS信號(hào)，讀取時(shí)，則由DRAM芯片生成DQS向主控發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號(hào)。

數(shù)據(jù)掩碼（DM）：

為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Data I/O Mask，簡(jiǎn)稱DQM）技術(shù)。通過DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。這里需要強(qiáng)調(diào)的是，在讀取時(shí)，被屏蔽的

片外驅(qū)動(dòng)調(diào)校OCD（Off-Chip Driver）：

OCD是在DDR2開始加入的新功能，而且這個(gè)功能是可選的，有的資料上面又叫離線驅(qū)動(dòng)調(diào)整。OCD的主要作用在于調(diào)整I/O接口端的電壓，來補(bǔ)償上拉與下拉電阻值，從而調(diào)整DQS與DQ之間的同步確保信號(hào)的完整與可靠性。調(diào)校期間，分別測(cè)試DQS高電平和DQ高電平，以及DQS低電平和DQ高電平的同步情況。如果不滿足要求，則通過設(shè)定突發(fā)長(zhǎng)度的地址線來傳送上拉/下拉電阻等級(jí)（加一檔或減一檔），直到測(cè)試合格才退出OCD操作，通過OCD操作來減少DQ、DQS的傾斜從而提高信號(hào)的完整性及控制電壓來提高信號(hào)品質(zhì)。

...

其實(shí)內(nèi)存可以用來吹牛的東西太多了，同學(xué)們有興趣可以查閱相關(guān)資料繼續(xù)深入，這些東西研究起來也挺有意思的。我們面試也不要太局限于布局布線，你吹的多，裝的好，在面試官看來你知識(shí)面廣，懂得多，不僅設(shè)計(jì)經(jīng)驗(yàn)豐富，而且能說會(huì)道，不給個(gè)高工資，都有點(diǎn)對(duì)不起你的意思。