低電壓模擬電源IC、物聯(lián)網(wǎng)和電動汽車領(lǐng)域發(fā)揮著越來越重要的角色，由于工業(yè)機(jī)械和車輛的運行都需要很長的時間，這就對工業(yè)和車載中所用的IC提出了更高的可靠性要求。

提高IC的可靠性能，這是一項聽似簡單但操作起來十分棘手的工藝技術(shù)。不少半導(dǎo)體公司為此開發(fā)出了N通道LDMOS，它能為電機(jī)控制IC和電源管理IC提供低的RON特性和高可靠性，應(yīng)用前景被廣泛看好。

但就在這個時候，東芝的研究發(fā)現(xiàn)N通道LDMOS有一個負(fù)面特性，即其關(guān)斷狀態(tài)的泄漏電流（“IOFF”）因長時間使用而急劇增加。增加的IOFF有什么危害呢？它將導(dǎo)致電路運行故障，增加待機(jī)功耗！所以，改進(jìn)N通道LDMOS的關(guān)鍵在于找到抑制IOFF的方案。

如何抑制IOFF？

在研發(fā)相關(guān)技術(shù)的過程中，東芝與其制造子公司——日本半導(dǎo)體擦出了強(qiáng)烈的火花。

東芝憑借著在晶體管設(shè)計方面的專有知識，加上日本半導(dǎo)體在車載模擬IC業(yè)務(wù)中所積累的工藝技術(shù)，利用TCAD仿真和實驗數(shù)據(jù)，分析了IOFF的機(jī)理，并確定了兩種可抑制IOFF增加、具有卓越容差的結(jié)構(gòu)。

它們分別是具有擴(kuò)展STI的結(jié)構(gòu)和階梯式氧化物結(jié)構(gòu)：

3個N通道LDMOS結(jié)構(gòu)的截面圖

兩個新結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)中的IOFF比較

第一種結(jié)構(gòu)適合于LDMOS只占芯片總面積一小部分的模擬電路，比如電機(jī)控制IC，因為它不需要附加的工藝步驟但RON仍會增加。第二種結(jié)構(gòu)更適用于LDMOS占芯片總面積較大部分的模擬電路，比如電機(jī)驅(qū)動器IC和DC-DC轉(zhuǎn)換器，因為它即便采用附加的工藝步驟仍具有較低的RON且具有成本效益。

針對以上異同，我們可以在芯片設(shè)計或應(yīng)用中選擇合適的LDMOS結(jié)構(gòu)。

總言之，通過TCAD仿真的階梯式氧化物結(jié)構(gòu)設(shè)計優(yōu)化將使得LDMOS比傳統(tǒng)LDMOS更有效地降低RON，從而實現(xiàn)更強(qiáng)的可靠性。LDMOS的壽命提高了5倍，大大提高了模擬電源IC的壽命。

東芝和日本半導(dǎo)體共同研發(fā)的這項新技術(shù)目前已被廣泛認(rèn)可，并在5月16日于芝加哥舉行的2018年功率半導(dǎo)體器件和IC國際研討會（ISPSD 2018）上被詳細(xì)報告，它有望在明年被引入模擬電源IC中。

接下來，東芝和日本半導(dǎo)體在半導(dǎo)體工藝研發(fā)上還會擦出怎么樣的火花呢？芝子表示敲期待的！