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全新3D Workbench解決方案大幅改善PCB設(shè)計(jì)時(shí)間

Cadence楷登 ? 來(lái)源:未知 ? 作者:胡薇 ? 2018-07-27 14:48 ? 次閱讀
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全新3D Workbench解決方案橋接PCB設(shè)計(jì)與分析,實(shí)現(xiàn)PCB設(shè)計(jì)成本與性能的大幅優(yōu)化

中國(guó)上海,2018年7月20日——楷登電子(美國(guó)Cadence公司,NASDAQ: CDNS)今日宣布發(fā)布Cadence? Sigrity? 2018版本,該版本包含最新的3D解決方案,幫助PCB設(shè)計(jì)團(tuán)隊(duì)縮短設(shè)計(jì)周期的同時(shí)實(shí)現(xiàn)設(shè)計(jì)成本和性能的最優(yōu)化。 獨(dú)有的3D設(shè)計(jì)及分析環(huán)境,完美集成了Sigrity工具與Cadence Allegro?技術(shù),較之于當(dāng)前市場(chǎng)上依賴(lài)于第三方建模工具的產(chǎn)品,Sigrity? 2018版本可提供效率更高、出錯(cuò)率更低的解決方案,大幅度縮短設(shè)計(jì)周期的同時(shí)、降低設(shè)計(jì)失誤風(fēng)險(xiǎn)。 此外,全新的3D Workbench解決方案彌補(bǔ)了機(jī)械電氣領(lǐng)域之間的隔閡,產(chǎn)品開(kāi)發(fā)團(tuán)隊(duì)自此能夠?qū)崿F(xiàn)跨多板信號(hào)的快速精準(zhǔn)分析。

由于大量高速信號(hào)會(huì)穿越PCB邊界,因此有效的信號(hào)完整性分析必須包括信號(hào)源、目標(biāo)芯片、中間互連、以及包含連接器、電纜、插座等其它機(jī)械結(jié)構(gòu)在內(nèi)的返回路徑分析。傳統(tǒng)的分析技術(shù)為每個(gè)互連器件應(yīng)用單獨(dú)的模型后,再將這些模型在電路仿真工具中級(jí)聯(lián)在一起,然而,由于3D分開(kāi)建模的特性,從PCB到連接器的轉(zhuǎn)換過(guò)程極易出錯(cuò)。此外,由于3D分開(kāi)建模很可能產(chǎn)生信號(hào)完整性問(wèn)題,在高速設(shè)計(jì)中,設(shè)計(jì)人員也希望從連接器到PCB、或是插座到PCB的轉(zhuǎn)換過(guò)程可以得到優(yōu)化。

Sigrity 2018最新版可幫助設(shè)計(jì)人員全面了解其系統(tǒng),并將設(shè)計(jì)及分析擴(kuò)展應(yīng)用到影響高速互連優(yōu)化的方方面面:不僅包括封裝和電路板,還包括連接器和電纜領(lǐng)域。集成的3D設(shè)計(jì)及分析環(huán)境使PCB設(shè)計(jì)團(tuán)隊(duì)能夠在Sigrity工具中實(shí)現(xiàn)PCB和IC封裝高速互連的優(yōu)化,然后在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自動(dòng)執(zhí)行已優(yōu)化的PCB和IC封裝互連,無(wú)需進(jìn)行重新繪制。而直至今日,優(yōu)化結(jié)果導(dǎo)回設(shè)計(jì)軟件的流程始終是一項(xiàng)容易出錯(cuò)、需要仔細(xì)驗(yàn)證的手動(dòng)工作。通過(guò)自動(dòng)化該流程,Sigrity 2018最新版能夠降低設(shè)計(jì)出錯(cuò)風(fēng)險(xiǎn),免去設(shè)計(jì)人員花費(fèi)數(shù)小時(shí)重新繪制和重新編輯工作的時(shí)間,更能避免在原型送到實(shí)驗(yàn)室之后才發(fā)現(xiàn)錯(cuò)誤而浪費(fèi)掉數(shù)天的時(shí)間。這不僅大大減少了原型迭代次數(shù),更通過(guò)避免設(shè)計(jì)返工和設(shè)計(jì)延期而為設(shè)計(jì)項(xiàng)目節(jié)省大量的資金。

Sigrity 2018最新版中的全新3D Workbench解決方案橋接了機(jī)械器件和PCB、IC封裝的電子設(shè)計(jì),從而將連接器、電纜、插座和PCB跳線(xiàn)作為同一模型,而無(wú)需再對(duì)板上的任何布線(xiàn)進(jìn)行重復(fù)計(jì)算。 對(duì)互聯(lián)模型實(shí)施分段處理,在信號(hào)更具2D特性且可預(yù)測(cè)的位置進(jìn)行切斷。通過(guò)僅在必要時(shí)執(zhí)行3D提取、對(duì)其余結(jié)構(gòu)則進(jìn)行快速精準(zhǔn)的2D混合求解器提取、再將所有互聯(lián)模型重新拼接起來(lái)的方式,設(shè)計(jì)人員可實(shí)現(xiàn)跨多板信號(hào)的高效精確的端到端通道分析。

此外,Sigrity 2018最新版為場(chǎng)求解器(如Sigrity PowerSI?技術(shù))提供了Rigid-Flex技術(shù)支持,可對(duì)經(jīng)過(guò)剛性PCB材料到柔性材料的高速信號(hào)進(jìn)行穩(wěn)健的信號(hào)分析。設(shè)計(jì)Rigid-Flex產(chǎn)品的團(tuán)隊(duì)現(xiàn)在可以運(yùn)用以往僅限于剛性PCB設(shè)計(jì)的技術(shù),在PCB制造和材料工藝不斷發(fā)展的同時(shí),開(kāi)創(chuàng)分析實(shí)踐的可持續(xù)性。

“在Lite-On,我們的存儲(chǔ)器業(yè)務(wù)組(SBG)專(zhuān)注于固態(tài)磁盤(pán)企業(yè)數(shù)據(jù)中心的產(chǎn)品設(shè)計(jì)。 在極其密集的設(shè)計(jì)中考慮信號(hào)和電源的完整性問(wèn)題變得越發(fā)重要,”Lite-On SBG研發(fā)主管Andy Hsu表示:“為了增強(qiáng)2D layout和3D連接器結(jié)構(gòu)的集成,Lite-On SBG采用了包括Sigrity PowerSI 3D-EM和Sigrity 3D Workbench在內(nèi)的Cadence 3D解決方案,該方案可支持無(wú)縫使用Cadence Allegro layout和Sigrity提取工具,從而顯著縮短了我們的設(shè)計(jì)周期。 我們的工程師因此可以實(shí)現(xiàn)更加精準(zhǔn)高效的仿真,并設(shè)計(jì)出以客戶(hù)需求為導(dǎo)向的產(chǎn)品?!?/p>

“Sigrity 2018最新版通過(guò)緊密集成Cadence多個(gè)產(chǎn)品團(tuán)隊(duì)的技術(shù),向前邁進(jìn)了一大步,” Cadence公司資深副總裁兼定制IC和 PCB事業(yè)部總經(jīng)理Tom Beckley表示:“通過(guò)整合Allegro和Sigrity團(tuán)隊(duì)的3D技術(shù),我們不斷完善客戶(hù)的系統(tǒng)設(shè)計(jì)體驗(yàn),幫助客戶(hù)采取更全面的方法實(shí)現(xiàn)產(chǎn)品優(yōu)化,不僅包括芯片、封裝和電路板的優(yōu)化,更包括機(jī)械結(jié)構(gòu)的優(yōu)化?!?/p>

關(guān)于楷登電子Cadence

Cadence 公司致力于推動(dòng)電子系統(tǒng)和半導(dǎo)體公司設(shè)計(jì)創(chuàng)新的終端產(chǎn)品,以改變?們的工作、生活和娛樂(lè)方式??蛻?hù)采用Cadence的軟件、硬件和半導(dǎo)體IP,幫助他們能更快速向市場(chǎng)交付產(chǎn)品。Cadence公司創(chuàng)新的“系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)” (SDE)戰(zhàn)略,將幫助客戶(hù)開(kāi)發(fā)出更具差異化的產(chǎn)品——小到芯片大至系統(tǒng)——涵蓋移動(dòng)設(shè)備、消費(fèi)電子、云數(shù)據(jù)中心、汽車(chē)、航空、物聯(lián)網(wǎng)、工業(yè)應(yīng)用以及其他細(xì)分市場(chǎng)。Cadence公司同時(shí)被財(cái)富雜志評(píng)選為“全球年度最適宜工作的100家公司”之一。了解更多,請(qǐng)?jiān)L問(wèn)公司網(wǎng)站cadence.com。

? 2018 Cadence Design Systems, Inc. 版權(quán)所有。在全球范圍保留所有權(quán)利。Cadence,Cadence 徽標(biāo)及www.cadence.com/go/trademarks上的其他Cadence標(biāo)識(shí)是Cadence Design Systems, Inc. 的商標(biāo)或注冊(cè)商標(biāo)。文中涉及的其他商標(biāo)屬于各自所有者資產(chǎn)。

注明:本文來(lái)源cadence

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原文標(biāo)題:Cadence Sigrity 2018最新版集成3D設(shè)計(jì)與分析,大幅縮短PCB設(shè)計(jì)周期

文章出處:【微信號(hào):gh_fca7f1c2678a,微信公眾號(hào):Cadence楷登】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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