1 引言

鎖相環(huán)（PLL）是模擬電路中的一個(gè)重要模塊，本文研究的是廣泛使用的電荷泵型鎖相環(huán)（CPPLL）。鎖相環(huán)電路通過比較參考輸入和輸出反饋信號(hào)的頻率/相位，并將此特征轉(zhuǎn)化為電壓，然后通過與壓控振蕩器（VCO）的配合來調(diào)整輸出信號(hào)的頻率，最后使得鎖相環(huán)的參考輸入和輸出反饋信號(hào)的頻率相等、相位恒定，從而鎖定輸出信號(hào)的頻率。電荷泵型鎖相環(huán)更是具有穩(wěn)定性高、捕捉范圍大等諸多優(yōu)點(diǎn)。

本文所研究的，就是在不影響鎖相環(huán)功能的同時(shí)，通過添加盡可能簡(jiǎn)單而又有效的輔助電路，來有效減少PLL系統(tǒng)的鎖定時(shí)間，并給出了在0.6μm工藝下的設(shè)計(jì)實(shí)例。通過Spectre仿真驗(yàn)證，結(jié)果表明，改進(jìn)效果是有效且顯著的。

2 鑒頻鑒相器及電荷泵電路

首先我們介紹在鑒頻鑒相器中使用的TSPC鎖存器，如圖1。TSPC鎖存器的主要優(yōu)點(diǎn)是速度快，延時(shí)小，而且需要的MOS管數(shù)目也比傳統(tǒng)的鎖存器少。利用上述TSPC的控制功能及性能，我們可以得到使用廣泛的鑒頻鑒相器，如圖2所示。此鑒頻鑒相器實(shí)現(xiàn)的功能如圖3所示（以參考輸入REF相位超前為例）。為了消除死區(qū)，在DN信號(hào)端有一個(gè)寬度為△t的周期性短脈寬重疊信號(hào)。利用得到的這對(duì)信號(hào)控制電荷泵電容的充放電，就可以調(diào)整電壓Vctrl的值，最終實(shí)現(xiàn)對(duì)VCO[4]輸出頻率的調(diào)節(jié)。

3 對(duì)電荷泵的改進(jìn)

傳統(tǒng)的PFD/CP，如圖4所示，電荷泵電流是固定的，通過開關(guān)控制對(duì)電荷泵電容的充放電。這個(gè)固定電流一般不是很大，當(dāng)在Vctrl需要大的電壓躍變，比如輸入?yún)⒖碱l率發(fā)生比較大的躍遷，此時(shí)調(diào)整Vctrl到所需值就需要很長(zhǎng)的時(shí)間，這將極大地影響鎖相環(huán)的性能。許多文章對(duì)此進(jìn)行了改進(jìn)，就是加入第二組電荷泵，使得在系統(tǒng)非鎖定時(shí)能夠提供大電流以實(shí)現(xiàn)快速充放電，減少鎖定時(shí)間。本文對(duì)電荷泵的改進(jìn)，是在不增加多余電流通路的情況下，通過適時(shí)的、周期的改變電荷泵電流，最終達(dá)到縮短輸出頻率調(diào)整時(shí)間的目的。

我們對(duì)傳統(tǒng)電荷泵進(jìn)行了改進(jìn)，其結(jié)構(gòu)如圖5所示。Vb為偏置電壓。UP、DN為鑒頻鑒相器（PFD）的輸出，-UP、-DN分別對(duì)應(yīng)UP、DN的取反值，這四個(gè)控制電壓共同完成對(duì)電荷泵電流的控制。當(dāng)UP為高電平時(shí)，M1導(dǎo)通，M2關(guān)斷，M3的電流全部流過M1，該電流通過電流鏡完成對(duì)電荷泵電容的充電，反之M3的電流全部流過M2，電荷泵充電電流為零。DN的控制也是如此（圖中M3和M6，M7和M8分別是1:1的鏡像關(guān)系，以保證充放電電流大小一致）。如果能夠控制偏置電壓Vb，亦可控制兩個(gè)尾電流的大小，進(jìn)而控制充放電電流的大小，使得縮短PLL的鎖定時(shí)間變?yōu)榭赡堋?/p>

我們采用電壓切換的方法來控制偏置電壓Vb。在參考輸入信號(hào)與輸出反饋信號(hào)頻率/相位相差不大時(shí)Vb偏置到Vb0（固定電壓），得到一個(gè)恒定的電荷泵電流，這有助于對(duì)電荷泵電路進(jìn)行精確的設(shè)計(jì)；當(dāng)相差比較大的時(shí)候Vb偏置到Vb1（變化電壓），并且Vb1的最小值大于Vb0，目的是為了使Vb在任何時(shí)候切換到Vb1，都能產(chǎn)生更大的尾電流。

Vb在Vb0、Vb1之間的切換遵循圖6所示的原則。當(dāng)UP信號(hào)持續(xù)較長(zhǎng)時(shí)間高電平，以參考輸入信號(hào)相位超前輸出反饋信號(hào)為例，如圖6(a)，我們希望能夠得到如圖中UP+和DN+這樣一對(duì)控制信號(hào)：當(dāng)UP信號(hào)的寬度超過△t’時(shí)，UP+在UP上跳沿延時(shí)△t’時(shí)刻變?yōu)楦唠娖?，在UP下降沿變?yōu)榈碗娖剑珼N+則一直保持低電平。在這對(duì)UP+、DN+信號(hào)起作用時(shí)，切換偏置電壓Vb到Vb1；如果UP信號(hào)的寬度小于時(shí)間長(zhǎng)度△t’，如圖6(b)，則UP+、DN+均為低電平，Vb偏置在Vb0，完成恒定電流充電過程。

UP+、DN+信號(hào)的實(shí)現(xiàn)電路如圖7(a)所示（以UP+信號(hào)為例）。通過簡(jiǎn)單的使用TSPC鎖存器就得到了UP+信號(hào)，其信號(hào)波形如圖7(b)。-UP信號(hào)為鎖存器的輸入；UP信號(hào)延時(shí)△t’得到的UP_delay信號(hào)作為TSPC鎖存器的時(shí)鐘信號(hào)。同理可得DN+信號(hào)。但需要注意的是，延時(shí)△t’必須大于重疊脈沖的寬度△t，避免在重疊脈沖期間產(chǎn)生一個(gè)短脈沖信號(hào)。

需要注意的是，一旦偏置電容充電達(dá)到一定值，就只能靠漏電來完成降壓，而這個(gè)過程十分緩慢，那么當(dāng)參考輸入與輸出反饋信號(hào)的頻率/相位相差不大時(shí)，就會(huì)導(dǎo)致偏置電壓Vb過大，因而需要?jiǎng)討B(tài)調(diào)整偏置電容的端電壓。我們的解決方案是，通過開關(guān)將偏置電容與一個(gè)流過固定電流的二極管連接的MOS管相接，在UP+、DN+均為低電平時(shí)，偏置電容放電，隨著低電平時(shí)間的長(zhǎng)短不同，偏置電容的端電壓也將對(duì)應(yīng)不同的值。完整的電路如圖8所示。

4 系統(tǒng)啟動(dòng)優(yōu)化

系統(tǒng)啟動(dòng)優(yōu)化是為了縮短PLL系統(tǒng)從上電啟動(dòng)到輸出穩(wěn)定頻率的時(shí)間。

改進(jìn)的原理，是在上電瞬間產(chǎn)生一個(gè)從低電平到高電平躍遷的RST信號(hào)，以控制對(duì)電荷泵電容的充電，使其在極短的時(shí)間內(nèi)上升到Vctrl_init，我們?cè)O(shè)定，在Vctrl_init電壓下，VCO輸出信號(hào)頻率為整個(gè)頻率調(diào)整范圍內(nèi)的中間值。

電路如圖9所示。RST信號(hào)控制一個(gè)PMOS管，在上電初期，對(duì)電荷泵電容進(jìn)行大電流充電。仿真結(jié)果如圖10所示，電荷泵電容的端電壓Vctrl在750ns時(shí)上升到1.7v。

5 仿真結(jié)果

綜合以上兩種改進(jìn)，我們?cè)O(shè)計(jì)了PLL整體電路并進(jìn)行了系統(tǒng)仿真。

圖11是偏置電容端電壓的波形，圖中尖銳的上升沿表示UP+或DN+信號(hào)打開開關(guān)對(duì)偏置電容進(jìn)行充電；短時(shí)間尖銳的下降沿表示UP+或DN+信號(hào)自身高電平間短暫的時(shí)間間隔；a處平滑的下降沿表示UP+或DN+信號(hào)的間隔比較大；b處的下降沿最后趨于平整，表示進(jìn)入了恒定電荷泵電流調(diào)節(jié)的模式。由此可見，偏置電路很好地實(shí)現(xiàn)了對(duì)偏置電容端電壓的調(diào)整。

在參考頻率為25MHz的情況下，電荷泵改進(jìn)前、后PLL的鎖定時(shí)間如圖12、圖13所示，改進(jìn)后鎖相環(huán)的鎖定時(shí)間減少為改進(jìn)前的1/2，而且穩(wěn)定時(shí)的振鈴也更為平坦。

5 結(jié)論

與構(gòu)造兩個(gè)電荷泵來實(shí)現(xiàn)快速充放電的方式相比，本文所用的連續(xù)控制電荷泵電流的方式，對(duì)Vctrl的調(diào)節(jié)更加合理，并且減少了MOS管數(shù)目，降低了功耗，在添加啟動(dòng)優(yōu)化的電路后，通過在極短時(shí)間內(nèi)提升Vctrl電壓的方式，使得鎖定時(shí)間的大大減少。