0 引言

流水線模數(shù)轉(zhuǎn)換器(pipeline ADC)是中高精度(10～14 bit)高速(10～500 MS／s)ADC的主流實(shí)現(xiàn)結(jié)構(gòu)，被廣泛應(yīng)用于通信系統(tǒng)、圖像設(shè)備、視頻處理等系統(tǒng)中。作為其前端最關(guān)鍵的模塊，采樣保持電路的性能直接決定了整個(gè)ADC的性能，在以上系統(tǒng)中對(duì)功耗的要求十分嚴(yán)格。本設(shè)計(jì)在實(shí)現(xiàn)高速高精度采樣保持功能的同時(shí)，還實(shí)現(xiàn)了MDAC功能，這樣既能降低ADC功耗又能減少芯片面積。

1 采樣保持電路結(jié)構(gòu)

傳統(tǒng)流水線ADC的最前面為一級(jí)采樣保持電路其后接MDAC級(jí)。采樣保持電路能夠較好地減小由于MDAC和子ADC之間的采樣信號(hào)失配造成的孔徑誤差。由于采保電路位于整個(gè)ADC的最前端，對(duì)其精度要求最高，故該模塊需要消耗較大的功耗通常為整個(gè)ADC功耗的20％～30％，并且會(huì)降低ADC的動(dòng)態(tài)范圍和線性度。流水ADC是在雙向非交疊時(shí)鐘的控制下工作，相鄰的采樣保持電路和第一級(jí)MDAC總是工作在不同的狀態(tài)，采樣或保持。每個(gè)模塊只是在保持狀態(tài)需要運(yùn)放參與工作。這樣采樣保持和第一級(jí)MDAC可以分時(shí)復(fù)用同一個(gè)運(yùn)放，達(dá)到降低功耗并減少面積的目的。

基于以下原因MDAC級(jí)選擇了1.5 bit／級(jí)。首先，每級(jí)有1 bit冗余位來進(jìn)行數(shù)字冗余修正，大大減小比較器失調(diào)造成的影響；其次，1.5 bit／級(jí)結(jié)構(gòu)的單級(jí)閉環(huán)增益為2，開關(guān)電容電路可以具有較小的負(fù)載電容和較大反饋因子，較小的單級(jí)分辨率可以獲得較高的速度。

圖1為本設(shè)計(jì)的采樣保持電路結(jié)構(gòu)，圖2為其時(shí)序，加圈處為自舉開關(guān)。采樣保持電路在3相時(shí)鐘的控制下，工作于3種不同的狀態(tài)，采樣／放大、復(fù)位、保持。

具體工作原理如下：當(dāng)PSA為高電平時(shí)電路工作于采樣／放大狀態(tài)，輸入信號(hào)被采樣至電容Cs上

Ql=Vin·Cs (1)

運(yùn)算放大器和電容Cff，Cfs及子ADC構(gòu)成MDAC結(jié)構(gòu)，處于保持狀態(tài)；當(dāng)PD為高電平時(shí)電路工作于復(fù)位狀態(tài)，Cs完成對(duì)輸入信號(hào)的采樣，輸入電荷存于Cs上。運(yùn)放及Cff，Cfs處于復(fù)位狀態(tài)，運(yùn)放輸入端短接，輸出端短接，電容兩端短接，消除電路的記憶效應(yīng)，為下一狀態(tài)做準(zhǔn)備。當(dāng)PH為高電平時(shí)電路處于保持狀態(tài)，運(yùn)算放大器呈ChargeTransferring型采保連接形式，輸出電平與采樣電平值接近，輸人電荷轉(zhuǎn)移到Cff，Cfs上

Q2=Q1 (2)

取Cff=Cfs=0.5 Cs，運(yùn)放的輸出進(jìn)入子ADC；當(dāng)PSA為高電平時(shí)，Cfr跨接在運(yùn)放兩端，Cfs與DAC的輸出模擬電平相連，電路呈現(xiàn)減法放大功能

Q3=Vout·Cff+Vdac(D)·Cfs (3)

由于PH和PSA兩個(gè)相位運(yùn)算放大器的輸入始終處于虛地狀態(tài)，根據(jù)電荷守恒Q2=Q3，得到當(dāng)Cff=Cfs時(shí)，就實(shí)現(xiàn)了1.5 bit／級(jí)MDAC的減法、放大功能。

與傳統(tǒng)的采樣保持電路相比，新型結(jié)構(gòu)的優(yōu)勢(shì)在于：在一個(gè)時(shí)鐘周期內(nèi)，單級(jí)模塊在實(shí)現(xiàn)采樣保持功能的同時(shí)，還實(shí)現(xiàn)了一級(jí)MDAC功能；電容Cff，Cfs在保持相和減法放大相實(shí)現(xiàn)了復(fù)用，降低了功耗和面積；同一運(yùn)放分時(shí)復(fù)用于保持相和減法放大相，降低了功耗和面積；與無采保結(jié)構(gòu)的ADC相比，由于保持相的存在，消除了運(yùn)放與比較器輸入端信號(hào)路徑延時(shí)不等的影響，在降低功耗的同時(shí)，動(dòng)態(tài)性能沒有下降。

使用這種結(jié)構(gòu)需要注意的幾個(gè)問題：①精度問題。由于PD相的存在，在本設(shè)計(jì)中PH的時(shí)間由傳統(tǒng)的兩相非交疊11.2 ns縮短為8.4 ns，保持相時(shí)間內(nèi)運(yùn)放是否能建立到要求的精度范圍。因?yàn)殡娙軨ff，Cfs在PSA和PH相的復(fù)用減少了PH相時(shí)運(yùn)放所帶的負(fù)載，在1.5 bit結(jié)構(gòu)中運(yùn)放的負(fù)載為

Cload=(1-β)Cfn+Csn+1 (5)

式中：β為反饋系數(shù)，縮減因子取為0.5；Cload=1.5Cfn。新結(jié)構(gòu)中

Cload=(1-β)Cfn=0.5 Cfn (6)

負(fù)載減少了60％，時(shí)間只縮短了25％，所以可建立到指定精度。因該階段把采樣的電荷轉(zhuǎn)移到了Cff，Cfs，發(fā)生了一次運(yùn)算，故輸出需達(dá)到12 bit的精度，輸出端誤差應(yīng)滿足ε≤1/212。②功耗問題。由于負(fù)載減少的程度大于建立時(shí)間減少的程度，所以并不需要增加單個(gè)運(yùn)放的功耗。③穩(wěn)定性問題。在PH和PSA相時(shí)，運(yùn)放需要工作在兩個(gè)不同的反饋環(huán)路中，對(duì)于本設(shè)計(jì)選擇的1.5 bit／級(jí)結(jié)構(gòu)，每個(gè)環(huán)路中運(yùn)放的反饋系數(shù)都為0.5，所以兩個(gè)狀態(tài)電路電路都容易達(dá)到穩(wěn)定。當(dāng)把本結(jié)構(gòu)推廣到每級(jí)2.5 bit或以上結(jié)構(gòu)時(shí)，在PSA相的反饋系數(shù)將小于0.5，運(yùn)放的帶寬和極點(diǎn)位置就需仔細(xì)考慮，以確保電路的每個(gè)狀態(tài)都是穩(wěn)定的。

2 改進(jìn)的自舉開關(guān)設(shè)計(jì)

在模數(shù)轉(zhuǎn)換器的設(shè)計(jì)中，由于模擬信號(hào)是先通過采樣開關(guān)，再進(jìn)人ADC轉(zhuǎn)換電路的，因此，采樣保持電路中接輸入模擬信號(hào)的采樣開關(guān)的設(shè)計(jì)也十分重要。NMOS管的導(dǎo)通電阻可用式(7)表示，其大小與柵源電壓成反比。在低電壓電路中利用電荷泵提高時(shí)鐘電壓，可以減小電阻，但卻不能消除由于輸入電壓變化而引起的非線性失真。當(dāng)柵源電壓超過電源電壓時(shí)，會(huì)導(dǎo)致器件可靠性不高。

為了減少主要來自于開關(guān)的導(dǎo)通電阻、寄生電容和溝道注入電荷與輸入信號(hào)的相關(guān)性引起的非線性失真，設(shè)計(jì)的采樣保持電路采用了改進(jìn)的柵壓自舉開關(guān)，如圖3所示，在傳統(tǒng)的自舉開關(guān)的基礎(chǔ)上增加了M10，M11，MSP三個(gè)MOS管。自舉開關(guān)用在圖1加圈的開關(guān)處。

電路第一個(gè)改進(jìn)是增加M11。MS左右兩邊并不對(duì)稱，當(dāng)開關(guān)閉合時(shí)in和out兩邊泄漏的電荷并不相等，會(huì)影響采樣電容上的電荷。通過增加M11令其尺寸和Ml相同，改為對(duì)稱結(jié)構(gòu)如圖所示可以解決這一問題。并且讓M1和M11的柵直接由CLK信號(hào)控制而不是像傳統(tǒng)結(jié)構(gòu)中那樣與MS的柵相連，這使得他們比MS稍微提前一點(diǎn)關(guān)斷，會(huì)減少M(fèi)S釋放的電荷數(shù)量，提高采樣的精度。增加M11帶來的另一個(gè)好處是提高了MS的可靠性。若沒有M11，在MS導(dǎo)通瞬間必須確保其漏端電壓比源端電壓高，使柵漏之間的電壓不大于VDD。增加M11后，電路變?yōu)閷?duì)稱結(jié)構(gòu)，源漏電壓相等，電路在滿幅度工作時(shí)，柵源柵漏電壓都不會(huì)大于VDD提高了可靠性。

電路第二個(gè)改進(jìn)是增加M10。在傳統(tǒng)自舉開關(guān)中，M5和M6的作用是在CLKN為高時(shí)，給MS的柵電容提供一條放電的通路。M5是為了提高M(jìn)6的可靠性而增加的器件，CLKN為高時(shí)可以減少M(fèi)6的Vds和Vgs。在CLK相M5管處于導(dǎo)通狀態(tài)，M6管處于截止?fàn)顟B(tài)，并且net3電壓很高為(VDD+Vin)，因此沿M5和M6存在著電荷泄漏通路，影響MS的Vgs，導(dǎo)致噪聲。因此本設(shè)計(jì)對(duì)其做了改進(jìn)，增加M10管，使得在CLK為高時(shí)，M5管處于可靠的關(guān)閉狀態(tài)。這樣帶來了兩點(diǎn)好處：第一是有效地減小了泄漏電流；第二是通過在CLK為高時(shí)關(guān)閉M7管，減小了M7的電容，從而減小了與C1相關(guān)的寄生電容，使MS能得到更高的Vgs，提高信噪比。

電路的第三個(gè)改進(jìn)是增加了MSP管。MS的導(dǎo)通電阻，會(huì)受到體效應(yīng)的影響而變化，影響采樣的精度。并聯(lián)尺寸很小的MSP管可以很明顯地減小導(dǎo)通電阻，減少輸入信號(hào)和體效應(yīng)對(duì)其的影響，同時(shí)可以提高整個(gè)電路的線性度。采用改進(jìn)結(jié)構(gòu)后自舉開關(guān)在線性方面與傳統(tǒng)結(jié)構(gòu)相比有8 dB的提高，后仿結(jié)果SFDR為86.83 dB，SNDR為75.229 dB，符合12 bit要求。

3 運(yùn)算放大器的設(shè)計(jì)

運(yùn)算放大器是本設(shè)計(jì)的最核心部分。運(yùn)算放大器采用帶增益提升的套筒式共源共柵結(jié)構(gòu)，這是由于所需增益比較大(大于80 dB)，單級(jí)放大器達(dá)不到所需的增益，而采用兩級(jí)結(jié)構(gòu)會(huì)出現(xiàn)相位的補(bǔ)償問題，并且功耗也比較大，所以本設(shè)計(jì)選擇帶增益提升的套筒共源共柵運(yùn)算放大器如圖4。由于本設(shè)計(jì)的運(yùn)放在兩個(gè)時(shí)鐘狀態(tài)下都要工作，其開關(guān)共模反饋結(jié)構(gòu)如圖5所示。整個(gè)ADC的設(shè)計(jì)要求信號(hào)輸出擺幅為2 V，套筒共源共柵運(yùn)放也完全可以滿足要求。

pbooster和nbooster分別為增益增強(qiáng)的輔助運(yùn)放，采用折疊式共源共柵結(jié)構(gòu)，增益增強(qiáng)技術(shù)引入輔助放大器極大地提高了主放大器的增益如公式(8)所示，但是它也在放大器的傳輸函數(shù)中引入了一對(duì)零極點(diǎn)對(duì)(pole zero doublet)，它會(huì)影響放大器的時(shí)域響應(yīng)，在跨導(dǎo)運(yùn)算放大器的設(shè)計(jì)過程中，使用Matlab分析發(fā)現(xiàn)運(yùn)放的極點(diǎn)隨輔助運(yùn)放帶寬的增加，會(huì)由A到B到C變化如圖6所示，仔細(xì)優(yōu)化兩個(gè)輔助運(yùn)算放大器的單位增益帶寬，把運(yùn)放的極點(diǎn)推向較高的頻率如圖所示，可以減小增益自舉運(yùn)算放大器中零極點(diǎn)對(duì)對(duì)大信號(hào)階躍響應(yīng)的影響，使電路達(dá)到較快的穩(wěn)定。對(duì)于12 bit 40 MS／s的要求，由公式(9)和(10)計(jì)算并留有一定的預(yù)度，運(yùn)放需要84 dB增益、300 MHz的帶寬。公式(9)中A為放大倍數(shù)，β為反饋系數(shù)。公式(10)中fu為單位增益帶寬；Nr為有效位數(shù)；ts為半個(gè)時(shí)鐘周期。負(fù)載為2 pF時(shí)，運(yùn)放的整個(gè)頻率響應(yīng)如圖7所示，直流增益為131 dB，單位增益帶寬為783 MHz，相位裕度為75°，符合12 bit 40 MS／s的要求。

不同工藝轉(zhuǎn)角TT，F(xiàn)F，SS和溫度下，運(yùn)放性能如表1所示。表中：G為增益；GBW為增益帶寬；PM為相位裕度；P為功耗；S為擺幅。

4 比較器

由于本設(shè)計(jì)要達(dá)到12 bit的精度要求，為了能夠抑制回程干擾，在鎖存器前面加了一級(jí)預(yù)放大器。為了消除預(yù)放大器自身的失調(diào)電壓，可在比較器的鎖存階段將預(yù)放大器接成單位增益負(fù)反饋的形式，達(dá)到失調(diào)消除的目的。蒙特卡羅分析表明，該比較器輸入失調(diào)電壓10 mV，滿足小于1／4 Vref，250 mV的失調(diào)范圍要求。比較器電路如圖8所示。

5 仿真結(jié)果

本設(shè)計(jì)的采樣保持電路采用TSMC 0.35μmCMOS標(biāo)準(zhǔn)工藝設(shè)計(jì)。使用Cadence和HSPICE進(jìn)行仿真驗(yàn)證，電路在0～125℃內(nèi)，在各種Comer下均能正常工作。電路在40 MHz采樣頻率工作時(shí)功耗僅為14 mW。電路的版圖如圖9所示。

圖10為在輸入為直流0.4 V時(shí)，SMDAC模塊的輸出及所對(duì)應(yīng)的時(shí)序，在PH相時(shí)輸出應(yīng)為0.6 V，PD相時(shí)輸出應(yīng)為0 V，PSA相時(shí)輸出應(yīng)為

Vout=2×Vin-Vdac(D)=2×0.6-1=0.2 V，輸出值與計(jì)算值一致，驗(yàn)證了電路功能的正確性。

在采樣頻率為40 MHz，輸入信號(hào)為19 MHz的滿幅度正弦信號(hào)(Vpp=2 V)對(duì)電路進(jìn)行后仿真。對(duì)所得的輸出信號(hào)進(jìn)行1024點(diǎn)快速傅里葉變換的頻譜如圖11所示，SNDR=73.22 dB，ENOB=11.87 bit，SFDR=89.34 dB。

6 結(jié)論

本文采用TSMC 0.35μm mix signal 3.3 V工藝沒計(jì)了一個(gè)高性能低功耗的采樣保持電路，可作為12 bit 40 MHz采樣頻率的流水線A／D轉(zhuǎn)換器的前端模塊。通過對(duì)運(yùn)放的分時(shí)復(fù)用，一個(gè)電路模塊既實(shí)現(xiàn)了采樣保持功能，又實(shí)現(xiàn)了MDAC功能。而實(shí)現(xiàn)該指標(biāo)的MDAC所需功耗為9 mW，與普通結(jié)構(gòu)相比在達(dá)到同樣指標(biāo)的情況下，可減少了9 mW。通過對(duì)傳統(tǒng)柵壓自舉開關(guān)改進(jìn)，減少電路的非線性失真。通過優(yōu)化輔助運(yùn)放的寬帶，設(shè)計(jì)了高增益快速穩(wěn)定的OTA。在40 MHz采樣頻率下，以奈奎斯特采樣頻率滿幅（Vpp=2 V）信號(hào)輸入，其SFDR=85 dB，SNDR=72 dB，ENOB=11.6 bit。整個(gè)電路消耗的動(dòng)態(tài)功耗為14 Mw。