三十多年來，本本體硅(bulk silicon)MSOFET工藝一直是晶體管器件所采用的主要CMOS工藝。我們非常熱衷于從縮小晶體管來提高密度和性能。在相同的成本上具有更快的速度、更大的內(nèi)存，是一件多么美妙的事情！越來越多的在工藝上的進(jìn)步目前已能使完好的特征尺寸升級(jí)到90nm技術(shù)節(jié)點(diǎn)。然而，在深層納米尺寸滿足對(duì)漏電和性能的需要卻迅速地把傳統(tǒng)的晶體管逼入困境。

要使性能得到繼續(xù)的升級(jí)，人們正在采用新型材料和結(jié)構(gòu)來改善傳統(tǒng)的CMOS工藝。在超過32nm及以上的技術(shù)上，面對(duì)著功率性能前所未有的挑戰(zhàn)，晶體管可能通過一系列的跳躍式創(chuàng)新得到發(fā)展嗎？盡管答案仍在探索之中，從金屬/高K柵堆疊、新型應(yīng)變硅到多柵器件等等新型材料和器件結(jié)構(gòu)競(jìng)相發(fā)起這場(chǎng)革命。

當(dāng)晶體管忙于開關(guān)時(shí)，微小的晶體管會(huì)消耗能量，因此依靠封裝更多的晶體管來提高密度并不湊效。不同工藝的能耗可通過動(dòng)態(tài)功率來測(cè)得：

動(dòng)態(tài)功率=CVdd2F

C=器件電容

Vdd=電源電壓

F=開關(guān)頻率

此外，作為一種并不完全的開關(guān)，即使當(dāng)它們關(guān)閉時(shí)也會(huì)漏電，這一點(diǎn)對(duì)待機(jī)功耗起到作用。

待機(jī)功耗=I漏電xVdd

I漏電=漏電電流

當(dāng)你把10億只晶體管集成到一個(gè)100mm2面積的裸片上時(shí)，功耗就會(huì)迅速增加，且情況正變得更糟。對(duì)功耗進(jìn)行管理是當(dāng)前從系統(tǒng)、設(shè)計(jì)到工藝的所有人員的壓倒一切的活動(dòng)。降低功耗并不難，難在你要跟性能進(jìn)行平衡。

短溝道靜電學(xué)

由于工藝和材料的限制，在我們急于壓縮門柵和溝道尺寸之時(shí)，源/漏結(jié)點(diǎn)和門柵電介質(zhì)的升級(jí)卻不沒能跟上不能步伐。這導(dǎo)致短溝道靜電更加不足，當(dāng)器件關(guān)閉時(shí)，門柵對(duì)源-漏的漏電影響更弱(也就是亞門限模式)。隨著在門柵與超出正常界線的源/漏之間的溝道電荷分配的增加(如圖1)，會(huì)導(dǎo)致亞門限漏電增加，這點(diǎn)可從門限電壓出乎我們意料的降低中反映出來(圖2)。

圖1：器件電荷分配的影響有以下三種情況：(a)統(tǒng)一的溝道滲雜；(b)超淺結(jié)；(c)高的容器植入摻雜。

圖2：以門柵極長度(Lg)為函數(shù)的器件閥值電壓(VT)及源/漏漏電的曲線。對(duì)于更小的Lg，短溝道效應(yīng)的開始造成VT減少。這一點(diǎn)同時(shí)伴隨著源?漏漏電的指數(shù)增長。

要緩減這一狀況，我們可使源和漏結(jié)點(diǎn)(xj)更淺且更陡(圖1b)，或者通過增加結(jié)點(diǎn)周圍的溝道摻雜，來屏蔽靜電對(duì)源/漏的影響(降低耗盡寬度)(1c)。由于低阻抗超淺結(jié)點(diǎn)特別具有挑戰(zhàn)性，我們?cè)谶M(jìn)行伸縮時(shí)，大量的增加溝道摻雜來抑制漏電。增加摻雜會(huì)帶來兩種不良的副作用，會(huì)導(dǎo)致開關(guān)電流(Ion/Ioff)比急劇降低，該比值對(duì)于好的開關(guān)應(yīng)被最大化。通過實(shí)現(xiàn)低亞門限擺幅(S)，靜電的開關(guān)比可(圖3)以最大化。一個(gè)簡(jiǎn)單的一維MOS電容器的S描述忽略了由[1]給出的源/漏的電荷分配的影響:

S = 1/(亞門限斜率) = 2.3 kT/q (1 + Cdm/Cox) 2.3 kTq (1 + 3Tox/Wdm)

T = 溫度

Cdm = 損耗電容

Cox =門柵電容

Tox =門柵電介質(zhì)厚度.

Wdm = 溝道損耗寬度

取決于柵極與溝道之間的電容耦合(Cdm/Cox)，S測(cè)量門柵在關(guān)閉與打開溝道之間擺動(dòng)的良好程度。增加溝道摻雜，而不使門柵電介質(zhì)厚度(Tox)相應(yīng)地減少，會(huì)導(dǎo)致S的增加。對(duì)于短溝道MOSFET，S也可通過門柵與短溝道之間的電荷分配得到增加，這也會(huì)受到終接電壓的影響。顯然，在維持良好短溝道控制時(shí)，如果缺乏溝道摻雜(Cdm0)，S值就最小(例如，最小化的源/漏門柵電荷分配)。如果不能完全自由地伸縮門柵電介質(zhì)厚度及結(jié)點(diǎn)深度，由于短溝道控制在那時(shí)變得極度依賴于越來越多的溝道摻雜，從而使S最小化對(duì)于體MOSFET而言就是一個(gè)令人畏懼的事情。

圖3：具有匹配的電流，但具有不同的亞門限斜率的兩個(gè)器件之間的亞門限行為。

摻雜的另一個(gè)高代價(jià)是損傷傳輸速度。具有高溝道摻雜的器件被迫在更高門柵電場(chǎng)進(jìn)行工作。這增加了具有門柵電介質(zhì)界面溝道載流子的散射，導(dǎo)致載流遷移率(圖4)和折衷的驅(qū)動(dòng)性能的大幅下降。

圖4：對(duì)于不同溝道摻雜水平(NA)和溫度[2]， MOSFET的電子遷移率是有效電場(chǎng)的函數(shù)。

超薄體器件

絕緣上硅(SOI)的異質(zhì)結(jié)構(gòu)為建造具有超薄硅體(硅厚度Tsi<10nm)(圖5)的器件創(chuàng)造了機(jī)會(huì)。通過由硅電介質(zhì)界面建立的天然靜電屏障，超薄SOI提供一種控制短溝道效應(yīng)的可選手段。由于受到超薄硅溝道的限制，源/漏結(jié)點(diǎn)深度現(xiàn)在就自然的變淺了。

圖5所示為一個(gè)具有金屬門柵和高K門柵電介質(zhì)的40nm-Lg全耗盡超薄(UT)SOI器件的透射電子顯微鏡(TEM)圖像。

與體晶體管不同，超薄SOI通過它們的體結(jié)構(gòu)來改進(jìn)短溝道靜電效應(yīng)，這一結(jié)構(gòu)減少了它們對(duì)溝道摻雜的依賴(圖6)。要采用溝道摻雜工藝來控制最小體晶體管中的漏電，防止其增長到不可控制的水平，這可通過采用薄Si來計(jì)算。由于損耗電容Cdm保持為最小值，通過減少S，可使得開/關(guān)電流的比率最大化 。

圖6 所示為體MOSFET與超薄(UT)SOI所需的溝道摻雜之間的比較，以為給定Lg實(shí)現(xiàn)相同的短溝道控制(SG: 單一門柵,；DG: 雙門柵；PD-SOI: 部分損耗的 SOI)。

由于具有低溝道摻雜或不具溝道摻雜，這樣一個(gè)器件的門限電壓可主要通過門柵和電介質(zhì)材料來確定。由于等效的溝道損耗寬度?Wdm?比Tsi更大，因此，溝道是完全損耗的。通過放棄使用溝道摻雜物來控制短溝道效應(yīng)，完全損耗的SOI器件能在減少的有效電場(chǎng)進(jìn)行操作，在此，載流子遷移率更高(圖7)。

圖7與等效的體晶體管相比，在具有更高遷移率的情況下，F(xiàn)D-SOI器件能以更低的有效電場(chǎng)工作。

取消溝道摻雜也減少了因隨機(jī)摻雜物波動(dòng)引起的可變性。盡管在薄Si體厚度中有變化，與有摻雜體器件相比，F(xiàn)D-SOI器件顯示非常大地改進(jìn)了器件與器件之間的匹配性能 (圖8)。這對(duì)于存儲(chǔ)容量不斷擴(kuò)大的SRAM和受隨機(jī)變化影響的模擬技術(shù)而言則是非常重要的。

圖8: FD-SOI與其它來自不同工藝的等效器件之間的失配比較(PDSOI:部分損耗的SOI)。

FD-SOI對(duì)浮體效應(yīng)的免疫性和最小化源/漏(S/D)結(jié)電容(Cj)以及跟金屬門柵和高K電介質(zhì)的結(jié)合，為低功耗和混合信號(hào)應(yīng)用提供了多種優(yōu)點(diǎn)，這些優(yōu)點(diǎn)包括降低的門漏電、良好的線性及低噪音[3](圖9)。

圖9：與PDSOI器件相比，F(xiàn)D-SOI 器件顯示出更低的噪音。

應(yīng)變硅與增強(qiáng)傳輸特性

通過改善短溝道靜電的影響，降低了漏電、可變性及待機(jī)功耗。在某種程度上，它甚至改進(jìn)了傳輸特性。然而， 要充分地降低動(dòng)態(tài)功耗，而不必對(duì)漏電和性能作出折衷，就需要進(jìn)一步增強(qiáng)傳輸特性。

由于動(dòng)態(tài)功耗的二次方程式取決于Vdd (CVdd2F), 調(diào)整電源電壓是降低動(dòng)態(tài)功率的最有效的方法。然而，如果門限電壓并沒有降低， 那么，Vdd的減少會(huì)導(dǎo)致晶體管中載流子密度(Qi)的大量損耗。

Qi(max) Cox (Vdd-VT)

由于源/漏漏電呈指數(shù)地依賴于VT(圖2), 要調(diào)整VT就變得十分受到限制。此外，Cox的增加受到Tox的限制, 這一點(diǎn)最終受到門漏電和電介質(zhì)可靠性的限制。 當(dāng)晶體管被堆疊以減少漏電時(shí)，一個(gè)類似的問題又出現(xiàn)了(圖10)。在邏輯模塊中的堆疊器件要減少其最大門柵過驅(qū)動(dòng)的虛擬節(jié)點(diǎn)(Vdd'-VT)，因此，它們會(huì)隨著堆疊的增加變得更加弱。

圖10：晶體管堆疊對(duì)于實(shí)現(xiàn)“休眠”晶體管和電源門控技術(shù)已很常見。

要恢復(fù)相同的電流(I=Qi速率)，載流子速率(或遷移率)必須得到增加以彌補(bǔ)Qi損耗。這正是遷移率隨應(yīng)變硅的優(yōu)越而得到增強(qiáng)之處。

隨著英特爾宣布，把應(yīng)力襯底材料和SiGe源/漏的結(jié)合進(jìn)入90nm 技術(shù)節(jié)點(diǎn)，針對(duì)不同工藝的應(yīng)變硅已應(yīng)用到產(chǎn)品之中，被集成以增強(qiáng)他們的CMOS器件[4]。此外，人們還研究了從雙壓力襯底到襯低應(yīng)變硅的許多其它的方法。推動(dòng)晶體管性能的根本目標(biāo)是相同的：實(shí)質(zhì)性地增強(qiáng)遷移率，我們能在維持電路性能的同時(shí)，為降低動(dòng)態(tài)功耗，而對(duì)驅(qū)動(dòng)電流進(jìn)行折衷(圖11)。

圖11: 振蕩器電路模擬表明：在保持頻率性能的同時(shí)提高遷移率，通過把Vdd從1.2V 降到1V，可以減低平均功耗。

這就意味著提高遷移率?傳統(tǒng)的高性能晶體管的發(fā)展推動(dòng)力?也開始向低功耗管理這個(gè)前沿轉(zhuǎn)移，因此，要研究獲得更高遷移率的縮放路徑。

通過工藝技術(shù)把現(xiàn)有各種應(yīng)力材料的優(yōu)勢(shì)結(jié)合起來并加以增強(qiáng)，是進(jìn)一步提高性能的自然方法(圖12, 13) [5]。最終，除了應(yīng)變硅外，可能還需要具有更高遷移率的非硅材料，從而引領(lǐng)工藝及設(shè)計(jì)工程師努力開發(fā)新工藝并解決各種設(shè)計(jì)復(fù)雜性問題。

圖12：直接制作在在絕緣體上的應(yīng)變硅(襯底應(yīng)變)與嵌入式SiGe源?漏及襯底應(yīng)力材料的結(jié)合，可以實(shí)現(xiàn)混合應(yīng)變PMOSFET。

圖13：由應(yīng)力襯低結(jié)合的絕緣體(襯底應(yīng)變硅)上直接制作的應(yīng)變硅增強(qiáng)了的NMOSFET性能。

提高遷移率終于獲得了成功? Lg和溝道遷移率的提升加速了晶體管溝道阻抗(Rch)的降低，而寄生源/漏和接觸電阻(Rsd)要以更慢的速度降低。由于寄生參數(shù)導(dǎo)致越來越多的電壓降，增加Rsd/Rch比率會(huì)導(dǎo)致逐漸抵消所增強(qiáng)的晶體管性能，盡管遷移率增加(圖14)[6]。這就意味著，要把寄生電阻急劇降低的新型工藝與提高遷移率同時(shí)開發(fā)，以避免相互抵消。

圖14：因遷移率增強(qiáng)，驅(qū)動(dòng)電流增強(qiáng)及作為Lg應(yīng)變硅函數(shù)之一的Rsd/Rch加速了Rsd/Rch的增長，導(dǎo)致返回的驅(qū)動(dòng)電流逐漸減小。

本文小結(jié)

我們發(fā)現(xiàn)日益改進(jìn)的靜電學(xué)及晶體管傳輸有助于形成一種成熟的方法，這種方法能夠降低有源和待機(jī)功耗。要做到這一點(diǎn)，新型晶體管結(jié)構(gòu)和材料拓展了性能功耗設(shè)計(jì)空間，使之超躍了傳統(tǒng)的本體硅晶體管。最終，通過構(gòu)成一個(gè)由多層系統(tǒng)-電路-器件電源管理生態(tài)系統(tǒng)構(gòu)成的底層，晶體管的創(chuàng)新將會(huì)繼續(xù)在定義下一代提高功效的策略時(shí)發(fā)揮關(guān)鍵作用。