1 、引言

現(xiàn)代 IC（Integrated Circuit）設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化，即對所有時(shí)鐘控制器件（如觸發(fā)器、RAM等）都采用同一個(gè)時(shí)鐘來控制。但由于現(xiàn)代IC芯片的規(guī)模越來越大，包含極其豐富的觸發(fā)器，不同電路的時(shí)鐘驅(qū)動源存在頻率和相位的差異，在實(shí)際的設(shè)計(jì)中實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時(shí)鐘域間的傳遞（如高速模塊和低速模塊之間的數(shù)據(jù)交換）。這時(shí)，亞穩(wěn)態(tài)問題是異步數(shù)據(jù)傳輸過程面臨的主要問題，如何避免亞穩(wěn)態(tài)的產(chǎn)生，保持系統(tǒng)的穩(wěn)定，順利完成數(shù)據(jù)的傳輸就成為一個(gè)重要的問題，這也是異步電路設(shè)計(jì)中最為棘手的問題。異步FIFO（First In First Out）是解決這個(gè)問題一種簡便、快捷的解決方案。

2、 異步FIFO介紹

異步FIFO廣泛應(yīng)用于計(jì)算機(jī)網(wǎng)絡(luò)工業(yè)中進(jìn)行異步數(shù)據(jù)傳送，這里的異步是指發(fā)送用一種速率而接收用另一速率，因此異步FIFO有兩個(gè)不同的時(shí)鐘，一個(gè)為讀同步時(shí)鐘，一個(gè)為寫同步時(shí)鐘。

當(dāng)數(shù)據(jù)從一個(gè)時(shí)鐘驅(qū)動的模塊進(jìn)入另一個(gè)時(shí)鐘驅(qū)動的模塊時(shí)，問題就有可能出現(xiàn)了。例如當(dāng)寫時(shí)鐘比讀時(shí)鐘快時(shí)，未讀走的數(shù)據(jù)有可能被新數(shù)據(jù)覆蓋，因而導(dǎo)至數(shù)據(jù)丟失。為此，必須增加一些控制信號和狀態(tài)信號，控制信號如push、pop，狀態(tài)信號如empty，almost-empty，full，almost-full等。

典型的異步FIFO由異步雙端口RAM和控制邏輯構(gòu)成，后者包含讀指針和寫指針，如圖1。當(dāng)FIFO中有數(shù)據(jù)而非空時(shí)，POP信號用于控制數(shù)據(jù)的讀出，所讀數(shù)據(jù)來自讀指針?biāo)傅膁ualportRAM中的存儲單元，并且讀指針加1。當(dāng)讀指針趕上寫指針時(shí)，F(xiàn)IFO為空并且用empty信號來指示這種情況。當(dāng)FIFO中有空間而非滿時(shí)，PUSH信號用于控制數(shù)據(jù)的寫入，所寫數(shù)據(jù)寫入寫指針?biāo)傅碾p端口RAM中的存儲單元，并且寫指針加1。當(dāng)寫指針趕上讀指針時(shí)，F(xiàn)IFO為滿并且用full信號來指示這種情況。

3、 亞穩(wěn)態(tài)問題

在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時(shí)間要求。當(dāng)一個(gè)信號被寄存器鎖存時(shí)，如果信號和時(shí)鐘之間不滿足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會固定到高電平或低電平。這個(gè)過程稱為亞穩(wěn)態(tài)（Metastability）。

當(dāng)數(shù)據(jù)信號通過兩個(gè)時(shí)鐘域的交界處時(shí)，將會分別由這兩個(gè)時(shí)鐘來控制信號的值。此時(shí)如果兩時(shí)鐘信號的敏感沿非常接近并超過了允許的額度，則將出現(xiàn)數(shù)據(jù)信號的不穩(wěn)定，即電路陷入亞穩(wěn)態(tài)，也稱為同步失敗。亞穩(wěn)態(tài)是在兩時(shí)鐘敏感沿靠得很近、第二級時(shí)鐘敏感沿到來時(shí)其輸入數(shù)據(jù)不穩(wěn)時(shí)發(fā)生，可將其視為僅僅是第二級觸發(fā)器輸入信號不穩(wěn)定所導(dǎo)致的結(jié)果。只要使輸入信號穩(wěn)定，就能解決亞穩(wěn)態(tài)問題。不同時(shí)鐘域間數(shù)據(jù)傳遞的最重要問題就是亞穩(wěn)態(tài)問題。下面從觸發(fā)器的物理特性方面對亞穩(wěn)態(tài)進(jìn)行描述。

觸發(fā)器進(jìn)入亞穩(wěn)態(tài)的時(shí)間可以用參數(shù)MTBF（mean time between failures）來描述，MTBF即觸發(fā)器采樣失敗的時(shí)間間隔，其計(jì)算公式為：

由上面的推導(dǎo)可知，一個(gè)信號（a_clk）在過渡到另一個(gè)時(shí)鐘域（b_clk）時(shí)，如果僅僅用一個(gè)觸發(fā)器將其鎖存，那么用b_clk進(jìn)行采樣的結(jié)果將可能是亞穩(wěn)態(tài)。這也是信號在跨時(shí)鐘域時(shí)應(yīng)該注意的問題。

4 、亞穩(wěn)態(tài)問題的解決

雖然亞穩(wěn)態(tài)是不可避免的，但是，下面的設(shè)計(jì)改進(jìn)可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。

a、對寫地址/讀地址采用格雷碼。由實(shí)踐可知，同步多個(gè)異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號的概率。對多個(gè)觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼如表一，其中4位格雷碼的最高位可以用來標(biāo)示對那個(gè)ram進(jìn)行操作，而實(shí)際的操作地址由4位格雷碼的最高兩位異或再加上后兩位得到。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。

b、采用觸發(fā)器來同步異步輸入信號，如圖2中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖2所示，這種方法同時(shí)帶來了對輸入信號的一級延時(shí)，需要在設(shè)計(jì)時(shí)鐘的時(shí)候加以注意。另外，雖然采用兩級時(shí)鐘同步可以在一定程度消除亞問題，但如果在信號從快時(shí)鐘域向慢時(shí)鐘域過渡的時(shí)候，如果信號變化太快，慢時(shí)鐘將可能無法對信號進(jìn)行采樣。所以，在使用兩級時(shí)鐘同步的時(shí)候，應(yīng)該使原始信號保持足夠長的時(shí)間，以便另一個(gè)時(shí)鐘域的鎖存器可以正確的對其進(jìn)行采樣。

5 、異步FIFO的VHDL實(shí)現(xiàn)

VHDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。設(shè)計(jì)者可用它進(jìn)行各種級別的邏輯設(shè)計(jì)，可用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言。目前VHDL語言已經(jīng)得到多種EDA工具的支持，并且已經(jīng)成為IEEE標(biāo)準(zhǔn)，因此利用VHDL語言進(jìn)行電路設(shè)計(jì)可以節(jié)約開發(fā)成本和周期。下面以視頻轉(zhuǎn)換系統(tǒng)中的異步FIFO為例，用VHDL實(shí)現(xiàn)如下（假設(shè)存儲器的深度為128個(gè)像素，即256個(gè)字節(jié)）：

讀地址產(chǎn)生模塊：

6 、結(jié)論

本文討論了在ASIC設(shè)計(jì)中數(shù)據(jù)在不同時(shí)鐘之間傳遞數(shù)據(jù)所產(chǎn)生的亞穩(wěn)態(tài)問題，并提出了一種新的異步FIFO的設(shè)計(jì)方法，并用VHDL語言進(jìn)行描述，利用Altera公司的Cyclone系列的EP1C6進(jìn)行硬件實(shí)現(xiàn)，該電路軟件仿真和硬件實(shí)現(xiàn)已經(jīng)通過驗(yàn)證，并應(yīng)用到各種電路中。實(shí)踐證明它可以解決由于異步產(chǎn)生的錯(cuò)誤，同時(shí)增加了應(yīng)用的靈活性。