1 引言

數(shù)控機(jī)床的加T精度主要南位置檢測(cè)系統(tǒng)的精度決定，位置檢測(cè)系統(tǒng)一般包括傳感器（旋轉(zhuǎn)變壓器，光電編碼器，光柵）、四倍頻鑒相電路、計(jì)數(shù)電路等，系統(tǒng)通過(guò)這些檢測(cè)電機(jī)的位移和速度，發(fā)出反饋信號(hào)，從而構(gòu)成閉環(huán)或半閉環(huán)控制。形成差值控制電機(jī)，進(jìn)而提高機(jī)床加工精度。數(shù)控機(jī)床位置檢測(cè)系統(tǒng)采用模塊化和開放式控制，可減少電路規(guī)模和提高數(shù)控機(jī)床的加工精度，形成高密度、高精度的數(shù)控機(jī)床。采用數(shù)字電路的傳統(tǒng)位置檢測(cè)系統(tǒng)面積龐大、精度不高、發(fā)應(yīng)速度慢，而采用CPLD器件代替數(shù)字電路正好彌補(bǔ)這些缺陷。

2 CPLD簡(jiǎn)介和器件選型

利用可編程邏輯器件CPLD（Complex Programable Logic Device）設(shè)計(jì)硬件系統(tǒng)非常方便。工程師通過(guò)傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由設(shè)計(jì)數(shù)字系統(tǒng)。通過(guò)軟件仿真驗(yàn)證事先設(shè)計(jì)的正確性。在PCB完成后，還可利用CPLD在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。因此，使用CPLD可大大加快硬件電路設(shè)計(jì)進(jìn)程，減少PCB面積，提高系統(tǒng)可靠性。

根據(jù)所需邏輯門數(shù)量以及將與其連接的電路引腳數(shù)，選用ALTERA公司的EPM570T144C5型CPLD，該器件采用TQFP144封裝，內(nèi)部有570個(gè)邏輯單元，相當(dāng)于440個(gè)宏單元，而此前常用的EPM7128只有128個(gè)宏單元。

EPM570T144C5內(nèi)部有2個(gè)I／O分區(qū)，共116個(gè)通用I／O，引腳延時(shí)為8．8 ns，滿足位置檢測(cè)系統(tǒng)所需的90多個(gè)通用I／O和延時(shí)不超過(guò)10 ns的設(shè)計(jì)要求。

3 位置檢測(cè)系統(tǒng)組成

在介紹位置檢測(cè)系統(tǒng)前，先簡(jiǎn)要介紹伺服電機(jī)控制系統(tǒng)（圖1）。CPLD先對(duì)伺服電機(jī)光電編碼器上發(fā)出的反饋信號(hào)進(jìn)行譯碼、四倍頻鑒相計(jì)數(shù)，然后將計(jì)數(shù)值存入鎖存器，當(dāng)用于電機(jī)控制的DSP控制器對(duì)CPLD進(jìn)行讀操作時(shí)，CPLD將鎖存器里的計(jì)數(shù)值通過(guò)三態(tài)門輸出給DSP控制器，由其控制電機(jī)的位移和速度。

位置檢測(cè)系統(tǒng)采用CPLD器件實(shí)現(xiàn)硬件電路功能，用VHDL語(yǔ)言編程實(shí)現(xiàn)譯碼器、四倍頻鑒相計(jì)數(shù)器、選通器等模塊。圖2為位置檢測(cè)系統(tǒng)組成原理圖。圖2 中，光電編碼器A和四倍頻鑒相計(jì)數(shù)器A（光電編碼器B和四倍頻鑒相計(jì)數(shù)器B）構(gòu)成單軸計(jì)數(shù)電路，將兩個(gè)單軸計(jì)數(shù)電路配合譯碼器、選通器則構(gòu)成雙軸計(jì)數(shù)電路，就是用譯碼器控制選通器，以選通兩個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果并傳輸?shù)娇偩€．總線和選通器之間增加三態(tài)門進(jìn)行控制。這樣就實(shí)現(xiàn)雙軸位置檢測(cè)。

4 系統(tǒng)設(shè)計(jì)

該系統(tǒng)設(shè)計(jì)的主要部分為伺服電機(jī)控制系統(tǒng)中的位置檢測(cè)系統(tǒng)。在Ouartus II開發(fā)環(huán)境下設(shè)計(jì)系統(tǒng)，系統(tǒng)設(shè)計(jì)包括四倍頻鑒相計(jì)數(shù)器、二四譯碼器和選通器的VHDL程序設(shè)計(jì)，如圖3所示。通過(guò)圖2所示的原理框圖，將該系統(tǒng)設(shè)計(jì)的各個(gè)模塊組合起來(lái)形成頂層文件，構(gòu)成雙軸的檢測(cè)系統(tǒng)。圖3中YMO模塊為譯碼電路，用來(lái)選通哪軸輸出，Y0、Y2用來(lái)控制計(jì)數(shù)器的清零與計(jì)數(shù)，Y1控制選通器選通，譯碼器真值表如表1所示。

四倍頻鑒相計(jì)數(shù)器的VHDL程序代碼如下：

5 系統(tǒng)仿真

圖4為系統(tǒng)仿真結(jié)果。當(dāng)譯碼器控制信號(hào)AB=00時(shí)，可看出 A1超前B1，所以軸1正轉(zhuǎn)；B2超前A2所以軸2反轉(zhuǎn)。

三態(tài)門使能信號(hào)EN=1時(shí)，數(shù)據(jù)選擇器選通G口所對(duì)應(yīng)的汁數(shù)器，即軸2，清零F口對(duì)應(yīng)計(jì)數(shù)器，即對(duì)軸1清零。并將計(jì)數(shù)結(jié)果傳輸?shù)娇偩€，輸出信號(hào)H從FFF 變化到FF8表明軸2反轉(zhuǎn)，因此汁數(shù)器逆向計(jì)數(shù)。同時(shí)在AB譯碼器控制信號(hào)改變時(shí)和軸1，軸2正反轉(zhuǎn)的其他情況時(shí)，仿真結(jié)果均正確，滿足雙軸位置檢測(cè)系統(tǒng)設(shè)計(jì)。

6 結(jié)束語(yǔ)

在現(xiàn)代數(shù)控系統(tǒng)中，采用 CPLD實(shí)現(xiàn)位置檢測(cè)系統(tǒng)已成為主流。新一代CPLD產(chǎn)品MAX II EPM570以面積小、集成度高和 GPIO口多等特點(diǎn)使得電路板集成度和抗干擾性都得以提高，方便結(jié)合DSP控制伺服電機(jī)位臀?？傊?，CPLD器件的發(fā)展使得邏輯電子電路的設(shè)計(jì)更靈活、方便。它將推動(dòng)數(shù)控機(jī)床甚至工業(yè)各領(lǐng)域的發(fā)展。