近年來，FPGA／CPLD發(fā)展迅速，隨著集成電路制造工藝的不斷進步，高性價比的FPGA／CPLD器件推陳出新，使FPGA／CPLD成為當(dāng)今硬件設(shè)計的重要途徑，與傳統(tǒng)電路設(shè)計方法相比，F(xiàn)PGA／CPLD具有功能強大、開發(fā)周期短、投資少，便于追蹤市場變化及時修改產(chǎn)品設(shè)計以及開發(fā)工具智能化等特點。在諸多FPGA／CPLD的設(shè)計語言中，VHDL語言作為一種主流的硬件描述語言，具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性，并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計方面，表現(xiàn)出了強大的生命力和應(yīng)用潛力。

QuartusⅡ是Altera公司在21世紀(jì)初推出的FPGA／CPLD集成開發(fā)環(huán)境，是Altera公司前一代FPGA／CPLD集成開發(fā)環(huán)境Max+PlusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷，功能強大，為設(shè)計者提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便的進行設(shè)計輸入、快速處理和器件編程。

本文在QuartusⅡ開發(fā)環(huán)境下，用VHDL語言設(shè)計了一種可用于控制16路彩燈，具有4種彩燈變換模式，且變換速度可調(diào)的彩燈控制器。

1 16路可調(diào)速彩燈控制囂設(shè)計思路

16路可調(diào)逮彩燈控制器根據(jù)功能可分為3個部分，如圖1所示。其中，8 Hz分頻部分用于對頻率為10 MHz的時鐘信號進行分頻，獲得頻率為8 Hz的時鐘信號CLK8。CLK8作為速度控制部分的基準(zhǔn)時鐘，通過計數(shù)分頻方式又可獲得頻率分別為4 Hz，2 Hz和1 Hz的時鐘信號，然后由調(diào)速信號選擇其中之一作為彩燈時鐘信號CLKQ，CLKQ即為彩燈控制部分的基準(zhǔn)時鐘，用于決定彩燈變換的速度，由此實現(xiàn)調(diào)速信號SPD對彩燈變換速度的控制，使彩燈可調(diào)速。

彩燈控制部分通過輸出1個16位二進制數(shù)（即彩燈輸出信號Q）來控制16個彩燈，每一位二進制數(shù)對應(yīng)1個彩燈的開關(guān)，當(dāng)該位數(shù)字為“1”時燈亮，該位數(shù)字為“O”時燈滅。彩燈的變換共設(shè)置4種模式：

sO模式：只亮1個燈，從最左端逐個移動到最右端，即輸出信號Q從第15位開始將1個“1”依次移動到第0位；

s1模式：只亮1個燈，從最右端逐個移動到最左端，即輸出信號Q從第0位開始將1個“1”依次移動到第15位；

s2模式：亮2個燈，同時從左右兩端向中間移動，即輸出信號Q從第15位開始將1個“1”依次移動到第8位，同時從第O位開始將1個“1”依次移動到第7位；

s3模式：亮2個燈，同時從中間向左右兩端移動，即輸出信號Q從第8位開始將1個“1”依次移動到第15位，同時從第7位開始將1個“1”依次移動到第0位。

四種模式依次循環(huán)，若復(fù)位信號RST輸入為高電平，則循環(huán)中斷，輸出信號Q置零，彩燈全滅，RST恢復(fù)為低電平后，再次從sO模式開始循環(huán)。

2 16路可調(diào)速彩燈控制器的實現(xiàn)

本文所設(shè)計的16路可調(diào)速彩燈控制器，其電路符號如圖2所示，其中clk為10 MHz時鐘信號輸入端，rst為復(fù)位控制端，spd為調(diào)速信號輸入端，q為彩燈控制信號輸出端。

本文所設(shè)計的16路可調(diào)速彩燈控制器的VHDL代碼如下所示：

值得注意的是，本文設(shè)計的16路可調(diào)速彩燈控制器使用了數(shù)據(jù)循環(huán)算法，較以往的case when語句，更加簡潔，實現(xiàn)的功能更加強大，其具有如下特點：

（1）在硬件驗證時，將速度控制端spd的pin腳接到撥碼開關(guān)上，從而實現(xiàn)彩燈變換速度快慢的手動控制，在更進一步的設(shè)計中，也可以通過對spd信號的內(nèi)部控制，實現(xiàn)各種變換速度的自動調(diào)整。

（2）該設(shè)計采用數(shù)據(jù)移位的方式實現(xiàn)彩燈的變換，更有利于彩燈變換模式的擴展。該設(shè)計雖然只設(shè)計了4種變換模式，但可以根據(jù)需要輕松的擴展至6～8種模式，甚至更多。

（3）8 Hz分頻部分的分頻比很大，不適于計算機仿真驗證，在仿真時需要調(diào)小分頻比，在硬件驗證時再恢復(fù)較大的分頻比。

3 仿真結(jié)果分析

本文設(shè)計的16路可調(diào)速彩燈控制器在QuartusⅡ開發(fā)環(huán)境下進行了仿真驗證，仿真波形如圖3所示。仿真結(jié)果分析如下：

（1）clk為時鐘信號，由時鐘信號的上升沿觸發(fā)分頻器計數(shù)；

（2）rst為復(fù)位信號輸入端，當(dāng)其為高電平時，彩燈控制輸出信號q清零，rst恢復(fù)為低電平后彩燈控制輸出信號q從sO模式重新開始循環(huán)；

（3）spd為調(diào)速信號輸入端，對應(yīng)于spd的“00”，“01”，“10”，“11”這4個數(shù)值，彩燈變換的速度分別為1 Hz，2 Hz，4 Hz，8 Hz；

（4）q為彩燈控制信號輸出端，由圖3可知，該設(shè)計成功地實現(xiàn)了4種變換模式的循環(huán)和各種變換速度的調(diào)節(jié)。

4 結(jié)語

設(shè)計的16路可調(diào)速彩燈控制器在QuartusⅡ開發(fā)環(huán)境下進行了仿真驗證后，下載到湖北眾友科技實業(yè)股份有限公司的ZYllEDAl3BE實驗箱中進行了硬件驗證，該實驗箱使用ACEXlK系列EPlK30QC208芯片作為核心芯片，實驗證明設(shè)計正確，功能完整，運行穩(wěn)定。另外，本文所設(shè)計的16路可調(diào)速彩燈控制器可根據(jù)需要增加更多的變換模式，使彩燈更加絢麗多姿。