1.什么是JESD204B

該標(biāo)準(zhǔn)描述的是轉(zhuǎn)換器與其所連接的器件（一般為FPGA和ASIC）之間的數(shù)GB級(jí)串行數(shù)據(jù)鏈路，實(shí)質(zhì)上，具有高速并串轉(zhuǎn)換的作用 。

2.使用JESD204B接口的原因

1. 不用再使用數(shù)據(jù)接口時(shí)鐘（時(shí)鐘嵌入在比特流中，利用恢復(fù)時(shí)鐘技術(shù)CDR）

2. 不用擔(dān)心信道偏移（信道對(duì)齊可修復(fù)此問(wèn)題，RX端FIFO緩沖器）

3. 不用再使用大量IO口，布線(xiàn)方便（高速串行解串器實(shí)現(xiàn)高吞吐量）

4. 多片IC同步方便

4 。關(guān)鍵變量

M：converters/device，轉(zhuǎn)換器（AD/DA）數(shù)量

L：lanes/ device（link），通道數(shù)量

F：octets/frame（per lane），每幀的8位字節(jié)數(shù)

K：frames/multiframe，每個(gè)多幀的幀數(shù)

N：converter resolution，轉(zhuǎn)換器分辨率

N’：total bits/sample，4的倍數(shù)，N’=N+控制和偽數(shù)據(jù)位。

S：samples/converter/frame cycle，每個(gè)轉(zhuǎn)換器每幀發(fā)送的樣本數(shù)。當(dāng)S=1時(shí)，幀時(shí)鐘=采樣時(shí)鐘

CS：control bits/sample

CF：control words/frame cycle/device（link），通常只在HD=1時(shí)使用。

5. subclass0~2確定延遲

subclass0：不支持確定延遲；

subclass1：SYSREF，（AD9370支持的是子類(lèi)1，IP核默認(rèn)也是子類(lèi)1 ），利用確定延遲來(lái)對(duì)齊多片IC。

subclass2：SYNC~。

6 。 subclass1的三個(gè)階段

1） 代碼組同步（CGS）：

1. RX將SYNC～引腳拉低，發(fā)出一個(gè)同步請(qǐng)求。

2. TX從下一個(gè)符號(hào)開(kāi)始，發(fā)送未加擾的/K28.5/符號(hào)（每個(gè)符號(hào)10位）。

3. 當(dāng)R X接收到至少4個(gè)無(wú)錯(cuò)誤的連續(xù)/K28.5/符號(hào)時(shí)，R X同步，然后將SYNC～引腳拉高。

4. R X必須接收到至少4個(gè)無(wú)錯(cuò)誤8B/10B字符，否則同步將失敗，鏈路留在CGS階段。

5. C G S階段結(jié)束，I L A S階段開(kāi)始。

注意：

1. 串行數(shù)據(jù)傳輸沒(méi)有接口時(shí)鐘，因此RX必須將其數(shù)位及字邊界與 TX 串行輸出對(duì)齊。RX 向 TX 發(fā)送 ~SYNC 請(qǐng)求信號(hào)，讓其通過(guò)所有信道發(fā)送一個(gè)已知的重復(fù)比特序列K28.5。RX 將移動(dòng)每個(gè)信道上的比特?cái)?shù)據(jù)，直到找到 4 個(gè)連續(xù)的 K28.5 字符為止。此時(shí)，它不僅將知道比特及字邊界，而且已經(jīng)實(shí)現(xiàn)了 CGS。

2. RX~SYNC的輸出必須與RX的幀時(shí)鐘同步，同時(shí)要求TX的幀時(shí)鐘與~SYNC同步（可通過(guò)~SYNC復(fù)位TX的幀時(shí)鐘計(jì)數(shù)器來(lái)實(shí)現(xiàn)）。

3. 不能使用交流耦合。（with the exception that SYNC~ should never be ACcoupled）。

2） 初始通道同步（ILAS）：

1.在JESD204B中，發(fā)送模塊捕捉到SYNC~信號(hào)的變換，在下一個(gè)本地多幀（LMFC）邊界上啟動(dòng)ILAS。

2.ILAS主要對(duì)齊鏈路的所有通道，驗(yàn)證鏈路參數(shù)，以及確定幀和多幀邊界在接收器的輸入數(shù)據(jù)流中的位置。

3.ILAS由4個(gè)多幀組成。每個(gè)多幀最后一個(gè)字符是多幀對(duì)齊字符/A，第一，三，四個(gè)多幀以/R字符開(kāi)始，以/A字符結(jié)束。接收器以各通道的最后一個(gè)字符/A對(duì)齊接收器內(nèi)各通道內(nèi)各多幀的末尾。

4.這些特定的控制字符只用于初始通路對(duì)齊序列中，而不用在數(shù)據(jù)傳輸?shù)娜魏纹渌A段。CGS和ILAS階段不加擾。

5.RX模塊中的FIFO吸收信道偏移。

3） 數(shù)據(jù)傳輸階段：沒(méi)有控制字符，獲取鏈路全帶寬。利用字符替換來(lái)監(jiān)視數(shù)據(jù)同步，多幀計(jì)數(shù)器LMFC。

7.Device clk

系統(tǒng)基準(zhǔn)時(shí)鐘，提供采樣時(shí)鐘，JESD204B時(shí)鐘，幀串行器時(shí)鐘。產(chǎn)生幀時(shí)鐘和多幀時(shí)鐘。器件時(shí)鐘用來(lái)捕捉SYSREF，并完成幀和多幀時(shí)鐘的前沿相位對(duì)齊。子類(lèi)1中，多幀時(shí)鐘周期必須是器件時(shí)鐘的整數(shù)倍。ADC/DAC/FPGA可運(yùn)行于不同速率，但必須同源且頻率相關(guān)。

8.同步對(duì)齊過(guò)程

發(fā)送器和接收器各維護(hù)一個(gè)多幀計(jì)數(shù)器（L M F C），所有發(fā)送器和接收器連接到一個(gè)公共（源）SYSREF，這些器件利用SYSREF復(fù)位其LMFC，這樣所有LMFC應(yīng)互相同步（在一個(gè)時(shí)鐘周期內(nèi)）。In the TX， the detected phase of the LMFC determines the momentswhen alignment characters can be sent. In the RX， the detected phase of theLMFC determines the moments that the alignment characters are read out from theFIFO.

SYSREF signal （DeviceSubclass 1）：1.確定時(shí)延（小于1個(gè)多幀時(shí)鐘周期）。2.對(duì)齊和器件時(shí)鐘同源，LMFC周期的整數(shù)倍，在Device Clk沿變化時(shí)采樣SYSREF信號(hào)，確定時(shí)延，對(duì)齊多幀和幀時(shí)鐘。SYSREF用于對(duì)齊所有收發(fā)器件LMFC相位。

SYNC~ signal：同步請(qǐng)求信號(hào)。接收端：與接收器幀時(shí)鐘同步。CGS后在接收端LMFC邊沿拉高。釋放SYNC（所有器件都會(huì)看到）后，發(fā)送器在下一次（TX） LMFC繞回0時(shí)開(kāi)始I L A S。如果F*K設(shè)置適當(dāng)，大于（發(fā)送器編碼時(shí)間）+（線(xiàn)路傳播時(shí)間）+（接收器解碼時(shí)間），則接收數(shù)據(jù)將在下一個(gè)LMFC之前從接收器的S E R D E S傳播出去。接收器將把數(shù)據(jù)送入F I F O，然后在下一個(gè)（R X）L M F C邊界開(kāi)始輸出數(shù)據(jù)。發(fā)送器SERDES輸入與接收器FIFO輸出之間的已知關(guān)系稱(chēng)為“確定性延遲。