1. 什么是SSI芯片？

SSI是Stacked Silicon Interconnect的縮寫。SSI芯片其實就是我們通常所說的多die芯片。其基本結(jié)構(gòu)如下圖所示?？梢钥吹絊SI芯片的基本單元是SLR（Super Logic Region），也就是我們所說的die。SLR之間通過Interposer“粘合”在一起。每個SLR可看做一片小規(guī)模FPGA。

2. 如何從芯片型號上判斷FPGA是否是多die芯片?

在芯片選型手冊上，有如下圖所示說明，根據(jù)圖中紅色方框標記可判斷該芯片是否是SSI芯片。

3. UltraScale和UltraScale+系列有哪些芯片是SSI芯片？

總的來說，UltraScale+大部分都是多die芯片，如下圖所示。圖中還可以看到每個芯片所包含的SLR的個數(shù)以及每個SLR的大小。SLR的大小以時鐘區(qū)域（Clock Region）衡量，例如，VU5P有兩個SLR，每個SLR的寬度為6，高度為5，所以共有6x5也就是30個Clock Region。同時，還可以看到每個SLR的大小是一致的。

圖片來源：Table 19，ds890

4. 在Vivado下如何判斷芯片是多die芯片？

只要獲知芯片的具體型號，在Vivado Tcl Console中執(zhí)行如下圖所示命令即可獲得該芯片所包含的SLR的個數(shù)。例如，對于XCVU5P，屬性SLRS的返回值為2，說明該芯片有兩個SLR，故其是多die芯片；而對于XCVU3P，返回值為1，說明該芯片只有一個SLR，故其是單die芯片。

5. 多die芯片的每個SLR地位一樣嗎？

多die芯片的每個SLR其結(jié)構(gòu)基本是一致的，都包含CLB、Block RAM、DSP和GT等。但這些SLR的地位是不一樣的。這其中只有一個SLR是Master SLR。通過如下圖所示的命令可獲取Master SLR（需要在打開的工程中或DCP中執(zhí)行該命令）。通常SLR0為Master SLR。用于配置FPGA的電路、DNA_PORT和EFUSE_USER只存在于Master SLR中。

6. SLR之間是如何互連的？

這是多die芯片設(shè)計中的一個重要問題。SLR之間通過專用布線資源SLL（Super Long Line）互連。SLL的個數(shù)是有限的。以XCVU5P為例，可通過如下命令獲取SLL的個數(shù)。這在設(shè)計初期是非常重要的。需要根據(jù)此數(shù)值評估跨die網(wǎng)線個數(shù)是否合理。跨die網(wǎng)線過多很可能造成布線擁塞，進而影響時序收斂。

7. 跨die時鐘需要特殊處理嗎？

對于SSI器件，Interposer上分布了專用的全局時鐘走線，因此，對于跨die時鐘并不需要特殊處理，同時該時鐘也不會占用SLL。

8. Block RAM和DSP48能否跨die級聯(lián)？

以DSP48為例，其有專門的級聯(lián)端口，例如PCOUT/PCIN。因此，相鄰的兩個DSP48級聯(lián)時，會使用專用的級聯(lián)布線資源。但是，這種布線資源僅限于die內(nèi)。類似地，Block RAM、Carry Chain等在die內(nèi)可使用固有的級聯(lián)布線資源。

9. 對于多die芯片，如何評估資源利用率？

器件選型階段需要根據(jù)設(shè)計規(guī)模選擇合適的芯片。這個階段，需要根據(jù)整個設(shè)計的資源利用率確定芯片規(guī)模。一旦選定SSI器件，就要及早考慮模塊劃分，也就是如何將設(shè)計分配到每個die內(nèi)，使每個die的資源利用率盡可能平衡，此時就要考慮每個die的資源利用率，避免出現(xiàn)某個die某一資源利用率過高以至于出現(xiàn)擁塞，而另一個die該資源利用率偏低的情形。這一工作要在設(shè)計初期完成，本質(zhì)上就是要設(shè)計好合理的數(shù)據(jù)流，從而達到兩個目的：每個die的資源利用率比較均衡；跨die網(wǎng)線個數(shù)合理。