消費(fèi)者對(duì)采用多媒體嵌入式處理器的產(chǎn)品的快速增長(zhǎng)需要高性能和低功耗。但是使用戰(zhàn)術(shù)節(jié)能設(shè)計(jì)方案很難實(shí)現(xiàn)高性能處理所需的增加的計(jì)算復(fù)雜度和更快的時(shí)鐘速率。我們需要的是一種管理功耗的戰(zhàn)略方法，以優(yōu)化特定嵌入式應(yīng)用的性能與功耗。這種方法可以通過Blackfin處理器系列固有的動(dòng)態(tài)電源管理功能實(shí)現(xiàn)。

Blackfin DSP是定點(diǎn)雙16位MAC /雙40 -bit-ALU數(shù)字信號(hào)處理器。它們是功耗敏感多媒體應(yīng)用的理想選擇，因?yàn)樗鼈冎С侄鄬哟蔚?a target="_blank">電源管理方法，可根據(jù)系統(tǒng)需求調(diào)整性能。讓我們來看看嵌入式系統(tǒng)中的一些關(guān)鍵功耗考慮因素，看看Blackfin系列如何使用動(dòng)態(tài)電源管理來解決這些問題。

節(jié)省功耗的典型策略是什么？

1。改變頻率和電壓

現(xiàn)代DSP通常采用CMOS FET開關(guān)設(shè)計(jì)，完全 on （并且負(fù)載非常輕）或完全 off （漏電流除外）在穩(wěn)定狀態(tài)下。靜態(tài)功耗（處理器空閑時(shí)的靜態(tài)功耗）通常遠(yuǎn)低于在器件主動(dòng)切換和電壓擺動(dòng)時(shí)，在非常高的開關(guān)頻率下FET負(fù)載電容的充電和放電所引起的動(dòng)態(tài)功耗。

存儲(chǔ)在器件等效負(fù)載電容中的電荷（Q）等于電容乘以其上存儲(chǔ)的電壓（這是DSP的核心電源電壓，V _core ），

Q = CV _core

由于設(shè)備電流對(duì)此電容充電被定義為充電變化率關(guān)于時(shí)間，動(dòng)態(tài)電流 I _dyn 由

I _dyn = dQ / dt = C（dV _core / dt）

電容器電壓的比率相對(duì)于時(shí)間的變化， dV _core / dt ，衡量電容器充電和放電的速度。對(duì)于給定的時(shí)鐘頻率 F ，完成充電或放電的最快時(shí)間是一個(gè)時(shí)鐘周期。因此，

dV _core / dt = V _core （F）

I _dyn = C（dV _core / dt）= CV _core F

因此，很明顯，動(dòng)態(tài)功耗與工作電壓的平方成正比，與工作頻率成線性比例。因此，降低 F 會(huì)線性降低動(dòng)態(tài)功耗，而降低 V _核心 會(huì)降低指數(shù)（見圖1）。

考慮圖1中結(jié)合的三種不同的DSP功能，所有這些功能都有非常不同的性能需求：

例如，F(xiàn)0（x）可能是視頻處理算法， F1（y）可以是監(jiān)控模式（DSP正在收集數(shù)據(jù)并進(jìn)行最少的處理），而F2（z）可能是從串行端口流出壓縮視頻的過程。

當(dāng)DSP具有延長(zhǎng)的監(jiān)視活動(dòng)時(shí)間時(shí)，僅更改功耗敏感應(yīng)用中的頻率（而非電壓）非常有用。也就是說，如果DSP正在等待外部觸發(fā)，則不需要以最大頻率運(yùn)行。

然而，在某些電池供電的應(yīng)用中，僅僅改變頻率可能不足以節(jié)省功率。例如，如果應(yīng)用程序運(yùn)行三段代碼，則降低這些段中任何一段的操作頻率意味著特定的代碼段將花費(fèi)更長(zhǎng)的時(shí)間來執(zhí)行。但是如果DSP運(yùn)行時(shí)間更長(zhǎng)，則當(dāng)三個(gè)部分完成時(shí)將消耗相同的功率。例如，如果頻率降低了兩倍，則代碼執(zhí)行時(shí)間將縮短兩倍，因此無法實(shí)現(xiàn)凈功耗節(jié)省。

另一方面，可節(jié)省大量功耗通過降低電壓和頻率來實(shí)現(xiàn)。這種功耗節(jié)省可以通過以下等式建模：

P _R / P _N =（F _CR / F _CN ）（V <子> DDR / V <子> DDN ） ² （T <子> FR / T <子> FN ）

其中

• P _R / P _N 是減少的比例功率與額定功率
• F _CN 是標(biāo)稱內(nèi)核時(shí)鐘頻率
• F _CR 是降低的核心時(shí)鐘頻率
• V _DDN 是標(biāo)稱內(nèi)部電源電壓
• V _DDR 是降低的內(nèi)部電源電壓
• T _FR 是的持續(xù)時(shí)間> F _CR
• T _FN 是在 F _{CN運(yùn)行的持續(xù)時(shí)間}

例如，圖2顯示了具有以下特征的場(chǎng)景：

• F _CN = 300 MHz
• F _CR = 100 MHz
• V _DDN = 1.5 V
• V _DDR = 1.0 V
• T _FR = 3
• T _FN = 1

因此

（ P _R / P _N ） =（100/300）（1.0 / 1.5） ² ×（3/1）= 0.44 →節(jié)省56％！

由于Blackfin處理器不僅具有可編程工作頻率，而且還允許核心電壓隨頻率變化而變化，因此在以較低頻率和較低頻率運(yùn)行一段代碼時(shí)將消耗更少的功率電壓，即使執(zhí)行時(shí)間較長(zhǎng)。電壓 - 頻率轉(zhuǎn)換在ADSP-BF532上自動(dòng)處理，而對(duì)于ADSP-BF535，則遵循簡(jiǎn)單的序列。當(dāng)然，重要的是要記住開發(fā)人員必須確保在任何系統(tǒng)時(shí)鐘頻率變化期間連接到外部系統(tǒng)的外圍通道的完整性。

可視電話應(yīng)用說明了如何利用改變工作頻率和工作電壓的能力來大大延長(zhǎng)電池壽命。例如，如果僅在視頻連接期間需要最大性能（最大核心時(shí)鐘頻率），則當(dāng)使用電話進(jìn)行僅語(yǔ)音事務(wù)時(shí)，核心頻率可以降低到某個(gè)預(yù)設(shè)值。對(duì)于僅操作時(shí)間不敏感的增值特征（例如，個(gè)人管理器），可以進(jìn)一步降低頻率。在Blackfin處理器上，每個(gè)PLL頻率轉(zhuǎn)換都可以在不到40微秒的時(shí)間內(nèi)完成。

實(shí)現(xiàn)

Blackfin時(shí)鐘生成單元

時(shí)鐘 - 生成 單元，其中包含鎖相環(huán)（PLL）和相關(guān)的控制電路，是Blackfin處理器中動(dòng)態(tài)電源管理的一個(gè)組成部分。 PLL具有高度可編程性，允許用戶動(dòng)態(tài)控制處理器的性能特性和功耗。

圖3顯示了ADSP-BF532時(shí)鐘發(fā)生單元的簡(jiǎn)化框圖。輸入晶振或振蕩器信號(hào)（10至33 MHz）施加于CLKIN引腳。然后，PLL將該信號(hào)乘以1×至31×的可編程因子。然后，獨(dú)立的A和B分頻器獨(dú)立地產(chǎn)生核心時(shí)鐘（CCLK）和系統(tǒng)/外設(shè)時(shí)鐘（SCLK）頻率?？刂七壿嫶_保系統(tǒng)時(shí)鐘頻率不會(huì)超過核心時(shí)鐘頻率。

這種方法的最大優(yōu)點(diǎn)是CCLK和SCLK可以“在運(yùn)行中”進(jìn)行更改，而且周期開銷非常小。因此，設(shè)計(jì)人員無需再考慮改變時(shí)鐘頻率，以滿足不同代碼段的不同性能要求。從設(shè)計(jì)人員的角度來看，動(dòng)態(tài)功耗的線性節(jié)省沒有實(shí)現(xiàn)成本。

時(shí)鐘發(fā)生單元的另一個(gè)特點(diǎn)是它可以被旁路以允許CLKIN信號(hào)直接通過CCLK 。此功能允許在非活動(dòng)操作間隔期間使用極低頻率CCLK，以進(jìn)一步降低總功耗。

2。靈活的電源管理模式