簡介

就像狗賽中的兔子誘餌一樣，最苛刻的數(shù)據(jù)采集系統(tǒng)要求本質(zhì)上領(lǐng)先于商用集成電路模數(shù)轉(zhuǎn)換器（ADC）性能。這些極端要求促使用戶和制造商開發(fā)出許多創(chuàng)新的“性能增強(qiáng)”方法，以滿足高端數(shù)據(jù)采集系統(tǒng)的需求，同時(shí)等待下一次性能突破。

一種方法是通過使用多于一個(gè)A / D轉(zhuǎn)換通道的設(shè)計(jì)填充轉(zhuǎn)換器“插槽”來顯著提高采樣率，降低噪聲或擴(kuò)展動態(tài)范圍。這種方法變得越來越實(shí)用，因?yàn)閷τ诮o定的帶寬和分辨率，單個(gè)轉(zhuǎn)換器的成本，尺寸和功率要求會降低，并且在越來越多的應(yīng)用中使用多個(gè)轉(zhuǎn)換器（通常封裝在一起）。

本文將討論使用信號平均的多通道方法，以提高分辨率而不損失速度和時(shí)間交錯(cuò)，從而在不損失分辨率的情況下提高采樣率。這些方法產(chǎn)生了具有改進(jìn)規(guī)格的產(chǎn)品，體現(xiàn)了這些原理，例如AD10678 16位，80 MSPS ADC和AD12500 12位，500 MSPS ADC。

平均值

信噪比（SNR），以dB為單位，是超聲波和雷達(dá)等應(yīng)用的關(guān)鍵性能指標(biāo)。這些系統(tǒng)中使用的ADC會受到許多外部噪聲源的影響，包括時(shí)鐘噪聲，電源噪聲和布局引起的數(shù)字噪聲耦合。只要非相關(guān)噪聲源的平方和（ root-sum-square 或RSS）的平方根小于ADC的固有量化噪聲，輸出平均就可以有效降低整體噪聲層。

需要更高SNR的系統(tǒng)通常使用數(shù)字后處理器來對多個(gè)ADC通道的輸出求和。信號直接相加，而來自各個(gè)ADC的噪聲 - 假設(shè)為不相關(guān) - 與RSS相加，因此求和可提高整體SNR。對四個(gè)ADC的輸出求和可將SNR提高6 dB或1 LSB。 AD6645 14位，80 MSPS ADC指定有效位數(shù)（ENOB）為12.圖1顯示了如何將四個(gè)AD6645相加以實(shí)現(xiàn)兩位額外的分辨率，以及一位額外位性能。

每個(gè)ADC的輸入由一個(gè)信號項(xiàng)（V S ）和一個(gè)噪聲項(xiàng)（V N ）組成。 。對四個(gè)噪聲電壓源求和導(dǎo)致總電壓V T ，這是四個(gè)信號電壓加上四個(gè)噪聲電壓的RSS的線性和，即

自《 em》 V S 1 = V S 2 = V S 3 = V S 4 ，信號實(shí)際上已乘以4，而轉(zhuǎn)換器噪聲 - 具有相等的rms值 - 已成倍增加只有兩個(gè)，從而將信噪比提高了兩倍，即6.02 dB。因此，由四個(gè)相似信號求和產(chǎn)生的6.02dB增加（ΔSNR）產(chǎn)生一個(gè)額外的有效分辨率。由于 SNR （dB）= 6.02 N + 1.76，其中 N 是位數(shù)，

表一顯示了通過對多個(gè)ADC的輸出求和產(chǎn)生的SNR增加。從簡單性的角度來看，總結(jié)四個(gè)ADC是一個(gè)明顯的選擇。在關(guān)鍵情況下，較大的數(shù)字也可能是有意義的，但這取決于其他系統(tǒng)規(guī)格（包括成本）和可用的電路板空間量。

表I.信噪比與ADC數(shù)量的增加

14位ADC的理想SNR為（6.02×14）+ 1.76 = 86.04 dB。 AD6645數(shù)據(jù)手冊規(guī)定典型SNR僅為74 dB，但產(chǎn)生的ENOB為12位。

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因此，將四個(gè)轉(zhuǎn)換器的輸出相加在一起可以收回一個(gè)額外的位，將系統(tǒng)級ENOB推到13位（80 dB）。

除了系統(tǒng)原型設(shè)計(jì)，資格認(rèn)證和測試開發(fā)之外，這樣的系統(tǒng)還需要設(shè)計(jì)工作。但是，AD10678集成了四個(gè)AD6645，一個(gè)時(shí)鐘分配系統(tǒng)和一個(gè)復(fù)雜的可編程邏輯器件（CPLD），該器件已配置為提供高速加法算法。經(jīng)過全面測試和指定，AD10678采用2.2×2.8英寸PCB封裝，成本低廉。圖2所示的FFT（快速傅立葉變換）曲線圖演示了轉(zhuǎn)換器的出色性能，提供80.22 dB的SNR，80-MSPS時(shí)鐘和10 MHz模擬輸入。

此外對于增加的SNR，該架構(gòu)還提供改善的直流精度。四個(gè)器件的失調(diào)和增益誤差不相關(guān)，因此以降低噪聲的相同方式實(shí)現(xiàn)較低的系統(tǒng)偏移和增益誤差。然而，線性沒有改善，系統(tǒng)的無雜散動態(tài)范圍（SFDR）實(shí)際上由最差 ADC控制。

此實(shí)現(xiàn)的硬件在PCB上占用更多空間并消耗四倍的功率，但與使用以四倍速運(yùn)行的單個(gè)ADC的輸出求平均值相比，使用此技術(shù)可能仍然是有利的。然而，在較高速度下增加的信號樣本數(shù)量也將用于減少隨輸入信號到達(dá)的正常模式噪聲。隨著流程的改進(jìn)，更新的設(shè)計(jì)繼續(xù)降低ADC的核心功能。此外，可用的四通道和八通道ADC使多ADC系統(tǒng)更易于實(shí)現(xiàn)，并且占用空間更少。例如，AD9229四通道12位，50 MSPS / 65-MSPS ADC采用48-LFCSP（7 mm×7 mm）封裝。每通道功耗僅為300 mW。

雖然通過標(biāo)準(zhǔn)化更高電平的輸入電壓來提高指定的SNR是可行的，但這會給驅(qū)動放大器的設(shè)計(jì)帶來更多壓力，并會降低系統(tǒng)級 SNR，因?yàn)樾盘柡驮肼暥紩环糯?。求和架?gòu)的一個(gè)微妙優(yōu)點(diǎn)是，滿量程模擬輸入不必比單個(gè)ADC更大。

比較硬件和軟件成本，平均方法可能比數(shù)字濾波本身具有一些優(yōu)勢，但即使在整體系統(tǒng)考慮因素需要過濾時(shí)，它也可以使工作更輕松，從而提供經(jīng)濟(jì)高效的處理硬件和軟件。

時(shí)間交錯(cuò)

M ADC的時(shí)間交錯(cuò)允許采樣率增加因子 M 。通過適當(dāng)?shù)貙γ總€(gè)ADC的時(shí)鐘信號進(jìn)行定相，任何標(biāo)準(zhǔn)集成電路ADC類型的最大采樣率都可以乘以系統(tǒng)中的ADC數(shù)量。可以使用以下關(guān)系計(jì)算每個(gè)ADC所需的正確時(shí)鐘相位：

例如，采用14位，80 MSPS ADC的AD9444的4通道系統(tǒng)，當(dāng)各個(gè)時(shí)鐘以90°（π/ 2）為增量正確排序時(shí)，將創(chuàng)建一個(gè)14位，320 MSPS功能。圖3顯示了此類系統(tǒng)的基本框圖。 AD12400 / AD12500產(chǎn)品系列中的12位集成解決方案已經(jīng)利用了時(shí)間交錯(cuò)。圖4顯示AD12500框圖，其中包括所有必需的ADC，時(shí)鐘管理，電源和數(shù)字后處理功能。

提高ADC系統(tǒng)采樣率的最明顯優(yōu)勢是模擬采樣帶寬的增加，也稱為奈奎斯特區(qū)。數(shù)字轉(zhuǎn)換器系統(tǒng)中增加的奈奎斯特區(qū)域提供了許多好處：數(shù)字示波器可實(shí)現(xiàn)更大的模擬輸入帶寬;軟件定義的無線電系統(tǒng)增加了信道數(shù)量;和雷達(dá)系統(tǒng)實(shí)現(xiàn)更高的空間分辨率。圖5顯示了14位320 MSPS ADC系統(tǒng)上22 MHz音調(diào)的模擬FFT圖。

此ADC系統(tǒng)的FFT頻譜具有160 MHz的奈奎斯特區(qū)域。出于討論目的，160 MHz奈奎斯特區(qū)可分為四個(gè)獨(dú)立的40 MHz頻段，每個(gè)頻段代表單個(gè)AD9444的奈奎斯特區(qū)，采樣速率為80 MSPS。 22 MHz的基音是＃1頻段。除基音外，圖5- 偏移雜散和圖像雜散中可以觀察到兩種類型的非諧波失真產(chǎn)物?？梢允褂靡韵玛P(guān)系預(yù)測這些失真產(chǎn)物的位置：

這些失真產(chǎn)品是與時(shí)間交織相關(guān)的主要挑戰(zhàn)。它們是通道間增益，相位和偏移匹配誤差的直接結(jié)果。實(shí)際上，這些雜散的大小與誤差 1，2 的大小成正比。例如，一個(gè)通道中的1％增益誤差將導(dǎo)致圖像雜散幅度為52 dBc。當(dāng)系統(tǒng)的頻率規(guī)劃涉及失真所在的頻帶時(shí)，這些雜散會成為問題。在這種情況下，必須在開發(fā)過程中仔細(xì)管理通道間匹配行為。

如果系統(tǒng)性能目標(biāo)是10位ENOB且圖像雜散是主導(dǎo)因素，那么增益匹配必須優(yōu)于0.1％，相位匹配必須優(yōu)于0.07度（100 MHz時(shí)為2 ps）！從實(shí)現(xiàn)的角度來看，需要減少或消除許多不同的誤差源才能達(dá)到這種性能水平。

需要匹配每個(gè)ADC的模擬和時(shí)鐘輸入的走線幾何形狀，以確保傳播延遲在其預(yù)算水平內(nèi)。雖然時(shí)鐘功能相對簡單，但它也會引入威脅這些性能水平的錯(cuò)誤。先進(jìn)的技術(shù)，如硅鍺RSECL（減小擺動 ECL），與其當(dāng)代技術(shù)相比，可以在上升，下降和傳播延遲時(shí)間方面提供數(shù)量級的改進(jìn)。 ECL同行。根據(jù)輸入頻率，手動長度調(diào)整也可用于克服孔徑延遲誤差。

電源電平行為的差異可能需要使用緊公差電源，例如線性穩(wěn)壓器安裝在靠近ADC的位置。此外，與溫度相關(guān)的行為產(chǎn)生了管理機(jī)械設(shè)計(jì)的需要，以確保ADC的緊密溫度匹配?？赡苄枰槍σ韵乱豁?xiàng)或全部屏蔽ADC本身：增益，偏移，孔徑延遲和輸入電容匹配。顯然，在所有關(guān)鍵參數(shù)中對四個(gè)單獨(dú)的ADC進(jìn)行嚴(yán)格的公差篩選非常困難且成本高昂！必須將這種增加的復(fù)雜性和增加的風(fēng)險(xiǎn)與系統(tǒng)設(shè)計(jì)的開發(fā)和組件成本目標(biāo)進(jìn)行權(quán)衡。

對于一組較窄的工作條件，模擬微調(diào)過程可用于匹配時(shí)間交錯(cuò)ADC系統(tǒng)中的ADC通道。但數(shù)字后處理提供了另一種在更廣泛的操作條件下實(shí)現(xiàn)緊密通道匹配的方法。高速，可配置的數(shù)字平臺，如現(xiàn)場可編程門陣列（FPGA），為集成先進(jìn)的后處理技術(shù)提供了便利的工具，例如高級濾波器庫 （AFB ?）。 3

AD12400 12位，400 MSPS ADC包含兩個(gè)高速ADC，并利用時(shí)間交錯(cuò)和AFB在撰寫本文時(shí)，要達(dá)到個(gè)別商用ADC尚未達(dá)到的性能水平。圖6顯示了寬帶寬動態(tài)范圍性能數(shù)據(jù)，并比較了模擬和數(shù)字匹配技術(shù)。通過“手動調(diào)諧”每個(gè)通道的增益和相位（128 MHz）實(shí)現(xiàn)了14位匹配（86 dBc），但性能降低非?？欤簝H帶20的帶寬就實(shí)現(xiàn)了12位（74 dBc）性能兆赫。另一方面，當(dāng)啟用數(shù)字匹配時(shí)，在整個(gè)170 MHz測試范圍內(nèi)保持優(yōu)于12位性能 - 由于精心設(shè)計(jì)的數(shù)字后處理技術(shù)而出色的性能。

因此，當(dāng)系統(tǒng)設(shè)計(jì)要求的采樣率高于市售的單個(gè)ADC可以處理時(shí)，時(shí)間交錯(cuò)是值得考慮的。如果整個(gè)奈奎斯特頻段需要10至12位性能，AD12400和AD12500等集成解決方案可成功管理與非常嚴(yán)格的通道匹配要求相關(guān)的難題，從而提供時(shí)間交錯(cuò)的優(yōu)勢。

平均與時(shí)間交錯(cuò)

我們在此總結(jié)了兩種實(shí)現(xiàn)超出當(dāng)前可用單個(gè)ADC能力的性能的技術(shù)。我們還展示了使用這些技術(shù)實(shí)現(xiàn)的可用高性能多芯片產(chǎn)品的示例。這樣的標(biāo)準(zhǔn)產(chǎn)品可用 - 解決了設(shè)計(jì)問題并提供了標(biāo)準(zhǔn)規(guī)格 - 對于許多讀者而言可能已足夠。但是，以下評論是為了那些希望使用可用的標(biāo)準(zhǔn)單通道或多通道未提交ADC進(jìn)一步研究這些性能區(qū)域的用戶的利益。

可用于比較拓?fù)涞耐ㄓ枚攘繕?biāo)準(zhǔn)是SNR。如果AD9444是首選ADC，并且系統(tǒng)設(shè)計(jì)需要40 MHz帶寬和79 dB典型SNR，則可以考慮平均和時(shí)間交錯(cuò)。兩種方法都需要使用四個(gè)AD9444通道，以實(shí)現(xiàn)比AD9444固有SNR提高5-6 dB的噪聲。由于這兩種方法都可以產(chǎn)生類似的噪聲改善，因此值得考慮二次權(quán)衡以說明典型的設(shè)計(jì)“交易空間”。

首先，平均方法的實(shí)現(xiàn)不如時(shí)間交織復(fù)雜。平均電路中四個(gè)ADC的時(shí)鐘可以來自電阻分配器，磁分離器或簡單的1：4“扇出”分配IC。時(shí)間交織方法需要使用至少兩個(gè)D型觸發(fā)器來實(shí)現(xiàn)4和90°排序功能所需的分頻。在某些情況下，可以使用四個(gè)額外的觸發(fā)器來緩沖定時(shí)信號，以便保持緊密的定時(shí)。為了實(shí)現(xiàn)所需的6dB SNR改善，時(shí)間交織方法可能采用需要實(shí)時(shí)乘法器和加法器的數(shù)字濾波器（或者如果在系統(tǒng)設(shè)計(jì)中可用，則為處理時(shí)間的一部分）。平均方法只需要一個(gè)實(shí)時(shí)加法器，從而大大減少了數(shù)字邏輯。

每個(gè)降噪技術(shù)的有效性也必須仔細(xì)考慮。特別是，必須理解每個(gè)信道中的噪聲相關(guān)性和帶寬水平。隨著信道到信道噪聲相關(guān)性的增加，平均方法變得不那么有效。在主要噪聲源是抖動或相位噪聲的系統(tǒng)中，噪聲相關(guān)風(fēng)險(xiǎn)會降低SNR的改善。

時(shí)間交錯(cuò)基本上將噪聲擴(kuò)散超過帶寬的四倍，然后過濾掉未使用的120兆赫。在這種情況下，必須研究和理解噪聲頻譜的寬帶特性。如果每個(gè)通道的噪聲的頻譜內(nèi)容均勻分布在160 MHz奈奎斯特頻帶上，則該技術(shù)應(yīng)該可以產(chǎn)生6 dB的SNR改善。但是，如果噪聲能量分布在40 MHz感興趣的頻段內(nèi)更為突出，則可能無法達(dá)到6 dB的SNR改善目標(biāo)。

比較這些拓?fù)鋾r(shí)需要考慮的另一個(gè)重要因素是頻率規(guī)劃。如果使用單音系統(tǒng)，輸入頻率高于單個(gè)ADC采樣率的四分之一（本例中為20 MHz），則第二，第三，第四，第五和第六次諧波超出40- MHz頻段。因此，它們被數(shù)字噪聲濾波器減少或完全消除。另外，上面討論的圖像雜散也落在感興趣的帶之外并因此被過濾。在多音系統(tǒng)中，一些組件也脫離了感興趣的頻段，降低了系統(tǒng)的總諧波失真。

總之，平均提供了一種更簡單的方法來實(shí)現(xiàn)6 dB的噪聲改善，但是時(shí)間交錯(cuò)提供了一些在開發(fā)系統(tǒng)架構(gòu)時(shí)可能需要考慮的好處。

多通道模數(shù)轉(zhuǎn)換器系統(tǒng)的使用

多通道ADC在推進(jìn)數(shù)據(jù)采集系統(tǒng)方面發(fā)揮了重要作用性能。尋求更高清晰度的超聲系統(tǒng)總計(jì)多達(dá)128個(gè)ADC通道，以獲得更好的特征。數(shù)字示波器制造商已經(jīng)開發(fā)出時(shí)間交錯(cuò)ADC的方法，以滿足其高采樣率要求。 4，5 其他接收器系統(tǒng)已經(jīng)能夠使用頻分多址（FDMA） ），采用多個(gè)ADC通道對其頻段進(jìn)行分段 - 降低每個(gè)ADC的輸入帶寬要求，并進(jìn)一步提高動態(tài)范圍。隨著ADC越來越多地采用多通道集成電路四通道和八通道封裝以節(jié)省功耗和空間，正在開發(fā)多通道系統(tǒng)架構(gòu)，使用它們來提供以前無法提供的功能或性能。