晶圓代工龍頭臺(tái)積電 3 日宣布，在開放創(chuàng)新平臺(tái) （Open Innovation Platform，OIP） 之下推出 5 納米設(shè)計(jì)架構(gòu)的完整版本，協(xié)助客戶實(shí)現(xiàn)支援下一世代先進(jìn)行動(dòng)及高效能運(yùn)算應(yīng)用產(chǎn)品的 5 納米系統(tǒng)單晶片設(shè)計(jì)，目標(biāo)鎖定具有高成長性的 5G 與人工智能市場。

臺(tái)積電表示，電子設(shè)計(jì)自動(dòng)化及硅智財(cái)領(lǐng)導(dǎo)廠商與臺(tái)積電已透過多種芯片測試載具合作開發(fā)并完成整體設(shè)計(jì)架構(gòu)的驗(yàn)證， 包括技術(shù)檔案、制程設(shè)計(jì)套件、工具、參考流程、以及知識(shí)產(chǎn)權(quán)。

臺(tái)積電指出，目前 5 納米制程已進(jìn)入試產(chǎn)階段，能夠提供芯片設(shè)計(jì)業(yè)者全新等級的效能及功耗最佳 化解決方案，支援下一世代的高階行動(dòng)及高效能運(yùn)算應(yīng)用產(chǎn)品。相較于臺(tái)積公司 7 納米制 程，5 納米創(chuàng)新的微縮功能在 ARM Cortex-A72 的核心上能夠提供 1.8 倍的邏輯密度，速度增快 15%，在此制程架構(gòu)之下也產(chǎn)生出優(yōu)異的 SRAM 及類比面積縮減。

而且，5 納米制程享有極紫外光微影技術(shù)所提供的制程簡化效益，同時(shí)也在良率學(xué)習(xí)上展現(xiàn)了卓越的進(jìn)展，相較 于臺(tái)積公司前幾代制程，在相同對應(yīng)的階段，達(dá)到了最佳的技術(shù)成熟度。

臺(tái)積電進(jìn)一步指出，完備的 5 納米設(shè)計(jì)架構(gòu)包括 5 納米設(shè)計(jì)規(guī)則手冊、SPICE 模型、制程設(shè)計(jì)套件、 以及通過硅晶驗(yàn)證的基礎(chǔ)與界面硅智財(cái)，并且全面支援通過驗(yàn)證的電子設(shè)計(jì)自動(dòng)化工具及 設(shè)計(jì)流程。在業(yè)界最大設(shè)計(jì)生態(tài)系統(tǒng)資源的支持之下，臺(tái)積電與客戶之間已經(jīng)展開密集 的設(shè)計(jì)合作，為產(chǎn)品設(shè)計(jì)定案、試產(chǎn)活動(dòng)與初期送樣打下良好基礎(chǔ)。

當(dāng)前最新的 5 納米制程設(shè)計(jì)套件目前已可取得用來支援生產(chǎn)設(shè)計(jì)，包括電路元件符號、參數(shù)化 元件、電路網(wǎng)表生成及設(shè)計(jì)工具技術(shù)檔案，能夠協(xié)助啟動(dòng)整個(gè)設(shè)計(jì)流程，從客制化設(shè)計(jì)、 電路模擬、實(shí)體實(shí)作、虛擬填充、電阻電容擷取到實(shí)體驗(yàn)證及簽核。

臺(tái)積電與設(shè)計(jì)生態(tài)系統(tǒng)伙伴合作，包括益***際計(jì)算機(jī)科技 （Cadence）、新思科技 （Synopsys）、Mentor Graphics、以及 ANSYS，透過臺(tái)積電開放創(chuàng)新平臺(tái)電子設(shè)計(jì)自動(dòng) 化驗(yàn)證項(xiàng)目來進(jìn)行全線電子設(shè)計(jì)自動(dòng)化工具的驗(yàn)證，此驗(yàn)證項(xiàng)目的核心涵蓋硅晶為主的電 子設(shè)計(jì)自動(dòng)化工具范疇，包括模擬、實(shí)體實(shí)作 （客制化設(shè)計(jì)、自動(dòng)布局與繞線） 、時(shí)序簽核 （靜態(tài)時(shí)序分析、晶體管級靜態(tài)時(shí)序分析） 、電子遷移及壓降分析 （閘級與晶體管級） 、 實(shí)體驗(yàn)證 （設(shè)計(jì)規(guī)范驗(yàn)證、電路布局驗(yàn)證） 、以及電阻電容擷取。

而透過此驗(yàn)證項(xiàng)目，臺(tái)積電與電子設(shè)計(jì)自動(dòng)化伙伴能夠?qū)崿F(xiàn)設(shè)計(jì)工具來支援臺(tái)積電 5 納米設(shè)計(jì)法則，確保必要 的準(zhǔn)確性，改善繞線能力，以達(dá)到功耗、效能、面積的最佳化，協(xié)助客戶充分利用臺(tái)積公 司 5 納米制程技術(shù)的優(yōu)勢。