FPGA之異步練習(xí)1：設(shè)計(jì)思路
基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)中大都推薦采用同步時(shí)序的設(shè)計(jì)，也就是單時(shí)鐘系統(tǒng)。但是實(shí)際的工程中，純粹單時(shí)鐘系統(tǒng)設(shè)計(jì)的情況很少，特別是設(shè)計(jì)模塊與外圍芯片的通信中，跨時(shí)鐘域的情況經(jīng)常不可避免。
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FPGA之異步練習(xí)2：設(shè)計(jì)思路
異步雙方不需要共同的時(shí)鐘，也就是接收方不知道發(fā)送方什么時(shí)候發(fā)送，所以在發(fā)送的信息中就要有提示接收方開始接收的信息，如開始位，同時(shí)在結(jié)束時(shí)有停止位。
FPGA之FIFO練習(xí)1：設(shè)計(jì)思路
FIFO隊(duì)列具有處理簡(jiǎn)單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報(bào)文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對(duì)時(shí)間敏感的實(shí)時(shí)應(yīng)用（如VoIP）的延遲得不到保證，關(guān)鍵業(yè)務(wù)的帶寬也不能得到保證。
FPGA之FIFO練習(xí)3：設(shè)計(jì)思路
根據(jù)FIFO工作的時(shí)鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。在時(shí)鐘沿來臨時(shí)同時(shí)發(fā)生讀寫操作。異步FIFO是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。
FPGA之異步練習(xí)2：接口時(shí)序參數(shù)
異步時(shí)序電路是指電路中除以使用帶時(shí)鐘的觸發(fā)器外,還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件;電路中沒有統(tǒng)一的時(shí)鐘;電路狀態(tài)的改變由外部輸入的變化直接引起。
FPGA異步練習(xí)之測(cè)試文件（2）
FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，FPGA允許無限次的編程。
FPGA之異步練習(xí)：設(shè)計(jì)思路
在異步設(shè)計(jì)中，完全避免亞穩(wěn)態(tài)是不可能的。因此，設(shè)計(jì)的基本思路應(yīng)該是：首先盡可能減少出現(xiàn)亞穩(wěn)態(tài)的可能性，其次是盡可能減少出現(xiàn)亞穩(wěn)態(tài)并給系統(tǒng)帶來危害的可能性。
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