基于至簡(jiǎn)設(shè)計(jì)法的數(shù)字時(shí)鐘設(shè)計(jì)明德?lián)P科技教育有限公司官網(wǎng):www.mdy-edu.com淘寶:mdy-edu.taobao.comQQ 群:97925396 數(shù)字時(shí)鐘是常見的畢業(yè)設(shè)計(jì)題目。我們做
發(fā)表于 02-15 17:32
本帖最后由 chunfen2634 于 2017-6-22 14:31 編輯
我們的至簡(jiǎn)設(shè)計(jì)法,綜合了運(yùn)用多種科學(xué)、嚴(yán)謹(jǐn)?shù)拇a設(shè)計(jì)方法,將整個(gè)設(shè)計(jì)過程完整化、規(guī)范化,令學(xué)習(xí)方法至
發(fā)表于 06-22 10:20
Verilog HDL的最大優(yōu)點(diǎn)是易學(xué)易用,但是由于其語(yǔ)法較為自由,因此初學(xué)者在使用的過程中容易犯一些錯(cuò)誤。明德?lián)P至簡(jiǎn)設(shè)計(jì)法由擁有多年FPGA代碼編寫經(jīng)驗(yàn)的潘文明老師首創(chuàng),不僅能讓初學(xué)
發(fā)表于 06-29 15:19
/id_XMjgwOTg2NjYzMg==.html?spm=a2hzp.8253869.0.0明德?lián)P至簡(jiǎn)設(shè)計(jì)法時(shí)序約束05 第一個(gè)設(shè)計(jì)語(yǔ)法總結(jié)http://v.youku.com/v
發(fā)表于 07-27 17:05
基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog
發(fā)表于 09-27 09:53
本帖最后由 lee_st 于 2017-10-31 09:27 編輯
基于至簡(jiǎn)設(shè)計(jì)法的數(shù)字時(shí)鐘設(shè)計(jì)
發(fā)表于 10-30 17:21
基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的紅外接收 verilog
發(fā)表于 11-05 14:50
基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的籃球倒計(jì)時(shí)工程
發(fā)表于 11-05 14:52
由潘文明先生開創(chuàng)的IC/FPGA至簡(jiǎn)設(shè)計(jì)法,具備劃時(shí)代的意義。這種設(shè)計(jì)方法不僅將IC/FPGA學(xué)習(xí)難度降到了最低,同時(shí)將設(shè)計(jì)過程變得簡(jiǎn)單,并規(guī)范了代碼避免了混亂,將出錯(cuò)幾率降到最低。下面我們來(lái)看
發(fā)表于 12-15 15:10
至簡(jiǎn)設(shè)計(jì)法為什么這么簡(jiǎn)單
發(fā)表于 02-07 13:27
明德?lián)P分享的調(diào)制PWM驅(qū)動(dòng)LED工程,利用脈沖寬度調(diào)制調(diào)制出幾個(gè)不同寬度的脈沖來(lái)驅(qū)動(dòng)LED燈,添加verilog文件即可使用?;?b class='flag-5'>至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog.rar (281.92 KB )
發(fā)表于 01-18 06:35
基于至簡(jiǎn)設(shè)計(jì)法的數(shù)字時(shí)鐘設(shè)計(jì)明德?lián)P科技教育有限公司本案例:明德?lián)P首創(chuàng)全新FPGA設(shè)計(jì)技巧--至簡(jiǎn)設(shè)計(jì)法
發(fā)表于 07-24 09:54
潘文明至簡(jiǎn)設(shè)計(jì)法介紹潘文明至簡(jiǎn)設(shè)計(jì)法,是以發(fā)明者名字命名的FPGA設(shè)計(jì)方法,綜合采用多種科學(xué)、嚴(yán)
發(fā)表于 07-25 16:50
至簡(jiǎn)設(shè)計(jì)法純邏輯實(shí)現(xiàn)SDARM控制器
發(fā)表于 12-15 06:12
使用至簡(jiǎn)設(shè)計(jì)法,即可省略掉常規(guī)設(shè)計(jì)中的繁復(fù)思考過程。比如計(jì)數(shù)器的設(shè)計(jì),只需要填入設(shè)置條件“什么情況下加一”和“數(shù)多少下”。
發(fā)表于 11-27 07:03
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