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      復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      XvwZ_gh_1a93bb3 ? 來源：YXQ ? 2019-06-24 16:34 ? 次閱讀
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      隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長，加上越來越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。這其中FPGA的設(shè)計(jì)挑戰(zhàn)尤為突出。不斷增加的管腳數(shù)量，同一PCB上的多顆FPGA之間互連等等，面對(duì)這些挑戰(zhàn)如果還依照以往的手動(dòng)式設(shè)計(jì)流程，勢(shì)必會(huì)在激烈的市場競爭中失去優(yōu)勢(shì)！Mentor公司針對(duì)這種實(shí)際應(yīng)用情況，提出了集成式管腳優(yōu)化方案，根據(jù)信號(hào)連接關(guān)系及器件位置擺放信息，自動(dòng)實(shí)現(xiàn)IO管腳優(yōu)化，在保證產(chǎn)品質(zhì)量的前提下，高效完成FPGA設(shè)計(jì)及優(yōu)化工作，在最短的時(shí)間內(nèi)使產(chǎn)品順利上市！

      4大技術(shù)優(yōu)勢(shì)：

      1縮減設(shè)計(jì)成本：

      減少過孔數(shù)量

      節(jié)省PCB疊層數(shù)量

      減少生產(chǎn)制造迭代次數(shù)

      2縮短設(shè)計(jì)周期：

      減少設(shè)計(jì)迭代次數(shù)

      提升FPGA布線效率

      快速優(yōu)化IO管腳，自動(dòng)生成器件symbol

      3減少設(shè)計(jì)失誤：

      杜絕器件symbol設(shè)計(jì)失誤

      避免手動(dòng)更換IO管腳而造成的失誤

      4提高產(chǎn)品質(zhì)量：

      減少布線長度，提升信號(hào)質(zhì)量

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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      原文標(biāo)題：不容錯(cuò)過的研討會(huì) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

      文章出處：【微信號(hào)：gh_1a93bb3ab6f3，微信公眾號(hào)：Mentor明導(dǎo)PADS】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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