數(shù)字電路

1數(shù)字信號(hào)：指的是在時(shí)間上和數(shù)值上都是離散的信號(hào)；即信號(hào)在時(shí)間上不連續(xù)，總是發(fā)生在一序列離散的瞬間；在數(shù)值上量化，只能按有限多個(gè)增量或階梯取值。（模擬信號(hào)：指在時(shí)間上和數(shù)值上都是連續(xù)的信號(hào)。）

2數(shù)字電路主要研究電路輸入、輸出狀態(tài)之間的相互關(guān)系，即邏輯關(guān)系。分析和設(shè)計(jì)數(shù)字電路的數(shù)學(xué)工具是邏輯代數(shù)，由英國(guó)數(shù)學(xué)家布爾1849年提出，因此也稱布爾代數(shù)。

3邏輯代數(shù)有三種最基本的運(yùn)算：與、或、非。基本邏輯的簡(jiǎn)單組合稱為復(fù)合邏輯。

4邏輯代數(shù)三個(gè)基本規(guī)則：代入規(guī)則、反演規(guī)則和對(duì)偶規(guī)則。

5化簡(jiǎn)電路是為了降低系統(tǒng)的成本，提高電路的可靠性，以便使用最少集成電路實(shí)現(xiàn)功能。

6把若干個(gè)有源器件和無(wú)源器件及其導(dǎo)線，按照一定的功能要求制作在同一塊半導(dǎo)體芯片上，這樣的產(chǎn)品叫集成電路。最簡(jiǎn)單的數(shù)字集成電路就是集成邏輯門(mén)，以基本邏輯門(mén)為基礎(chǔ)，可構(gòu)成各種功能的組合邏輯電路和時(shí)序邏輯電路。

7TTL門(mén)電路：是目前雙極型數(shù)字集成電路使用最多的一種，由于輸入端和輸出端的結(jié)構(gòu)形成都采用了半導(dǎo)體三極管，所以也稱晶體管-晶體管邏輯門(mén)電路。TTL與非門(mén)是TTL門(mén)電路的基本單元。最常用的集成邏輯門(mén)電路TTL門(mén)和CMOS門(mén)。

8集成邏輯門(mén)，按照其組成的有源器件的不同可分為兩大類：一類是雙極性集體管邏輯門(mén)，主要有TTL門(mén)（晶體管-晶體管邏輯門(mén)）、ECL門(mén)（射極耦合邏輯門(mén)）、I2C門(mén)；另一類是單極性絕緣柵場(chǎng)效應(yīng)管邏輯門(mén)，簡(jiǎn)稱MOS門(mén)。

問(wèn)題集錦

1 同步電路和異步電路的區(qū)別是什么？

同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。

異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

2 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

將兩個(gè)門(mén)電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。在硬件上，要用OC門(mén)來(lái)實(shí)現(xiàn)，同時(shí)在輸出端口加一個(gè)上拉電阻。由于不用OC門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。

3 解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。

Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

4 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）

在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。

產(chǎn)生毛刺叫冒險(xiǎn)。判斷方法：代數(shù)法、圖形法（是否有相切的卡諾圈）、表格法（真值表）。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

冒險(xiǎn)分為偏“1”冒險(xiǎn)和偏“0”冒險(xiǎn)

解決方法：一是添加布爾式的消去項(xiàng)；二是在芯片外部加電容；三是加入選通信號(hào)。

5 名詞：SRAM、SSRAM、SDRAM？

（SRAM：靜態(tài)RAM； DRAM：動(dòng)態(tài)RAM； SSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器。它的一種類型的SRAM。SSRAM的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問(wèn)獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器

6 FPGA和ASIC的概念，他們的區(qū)別。

答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT(mén)用途的電路，專門(mén)為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。

7 單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？

a、首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。b、接下來(lái)就是檢查復(fù)位引腳電壓是否正常。分別測(cè)量按下復(fù)位按鈕和放開(kāi)復(fù)位按鈕的電壓值，看是否正確。c、然后再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形；經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障了。

如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引腳跟地引腳之間接上一個(gè)0.1uF的電容會(huì)有所改善。如果電源沒(méi)有濾波電容的話，則需要再接一個(gè)更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上電容試試（越靠近芯片越好）。

8 什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

9 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

10 如何解決亞穩(wěn)態(tài)？

答：亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

解決方法主要有：(1)降低系統(tǒng)時(shí)鐘；(2)用反應(yīng)更快的觸發(fā)器（FF），鎖存器（LATCH）；(3)引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播；(4)改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)；(5)使用工藝好、時(shí)鐘周期裕量大的器件。

11 鎖存器、觸發(fā)器、寄存器三者的區(qū)別？

觸發(fā)器：能夠存儲(chǔ)一位二值信號(hào)的基本單元電路統(tǒng)稱為“觸發(fā)器”。

鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來(lái)，用一個(gè)公共的控制信號(hào)來(lái)控制，而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱為“鎖存器”。

寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器。由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ) n位二進(jìn)制碼的寄存器。

區(qū)別：從寄存數(shù)據(jù)的角度來(lái)年，寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是同步時(shí)鐘控制，而鎖存器是電位信號(hào)控制。

可見(jiàn)，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合，取決于控制方式以及控制信號(hào)和數(shù)據(jù)信號(hào)之間的時(shí)間關(guān)系：若數(shù)據(jù)信號(hào)有效一定滯后于控制信號(hào)有效，則只能使用鎖存器；若數(shù)據(jù)信號(hào)提前于控制信號(hào)到達(dá)并且要求同步操作，則可用寄存器來(lái)存放數(shù)據(jù)。

12 時(shí)序電路按輸出變量的依從關(guān)系？

可分為迷里型和摩爾型兩類，迷里型的輸出是輸入變量及現(xiàn)態(tài)的函數(shù)。而摩爾型電路的輸出僅與電路狀態(tài)的現(xiàn)態(tài)有關(guān)。

13 幾種觸發(fā)器類型？

RS觸發(fā)器；時(shí)鐘控制的RS觸發(fā)器；D觸發(fā)器；T觸發(fā)器；JK觸發(fā)器；

14555定時(shí)電路特點(diǎn)？

具有靜態(tài)電流小，輸入阻抗極高，電源電壓范圍較寬等特點(diǎn)。

15 單穩(wěn)態(tài)電路的主要應(yīng)用是定時(shí)、延時(shí)和波形變換。

16 多諧振蕩器5個(gè)指標(biāo)是什么？

脈沖周期、脈沖幅度、脈沖寬度、上升時(shí)間、下降時(shí)間。

17 施密特電路的主要應(yīng)用是什么？

波形變換、整形、幅值選擇。

18什么是CCD和CMOS?

CCD Charge-coupled Device 電荷耦合元件。

CMOSComplementary Metal Oxide Semiconductor 互補(bǔ)金屬氧化物半導(dǎo)體

19FPGA結(jié)構(gòu)一般分為那三部分？

可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。

20 大規(guī)?？删幊唐骷饕?a href="http://www.www27dydycom.cn/tags/cpld/" target="_blank">CPLD和FPGA兩類

其中CPLD通過(guò)可編程乘積項(xiàng)輯實(shí)現(xiàn)其邏輯功能?；赟RAM的FPGA器件，每次上電后必須進(jìn)行一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存在靜態(tài)存儲(chǔ)器(SRAM)，掉電易失。

21 Quartus編譯器編譯FPGA工程最終生產(chǎn)那兩種不同用途的文件？

它們分別是.sof和.pof。sof是SRAM Object File，下載到FPGA中，斷電丟失。pof是Programmer Object File，下載到配置芯片中，上電重新配置FPGA。

22 FPGA過(guò)程中的仿真有那三種？

行為仿真、邏輯仿真、時(shí)序仿真。

23 IP核在EDA技術(shù)和開(kāi)發(fā)中的作用?

IP核占有很重要的地位，提供VHDL硬件描述語(yǔ)言功能塊，但不涉及實(shí)現(xiàn)該功能模塊的具體電路的IP核為軟件IP。

24 IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別是什么？

異步復(fù)位是不受時(shí)鐘影響的，在一個(gè)芯片系統(tǒng)初始化（或者說(shuō)上電）的時(shí)候需要這么一個(gè)全局的信號(hào)來(lái)對(duì)整個(gè)芯片進(jìn)行整體的復(fù)位，到一個(gè)初始的確定狀態(tài)。而同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位。

25 多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域？

不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用FIFO,雙口RAM，握手信號(hào)等。

跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。

這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的。

這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。

我們可以在跨越ClockDomain時(shí)加上一個(gè)低電平使能的LockupLatch以確保Timing能正確無(wú)誤

26 給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍？

Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.

如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

即delay

27 時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max,最小為T(mén)1min.組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min.問(wèn),觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件？

建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；

保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

Tffpd：觸發(fā)器輸出的響應(yīng)時(shí)間，也就是觸發(fā)器的輸出在clk時(shí)鐘上升沿到來(lái)之后多長(zhǎng)的時(shí)間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時(shí)。

Tcomb：觸發(fā)器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。Tsetup：建立時(shí)間Thold：保持時(shí)間Tclk：時(shí)鐘周期

建立時(shí)間容限：相當(dāng)于保護(hù)時(shí)間，這里要求建立時(shí)間容限大于等于0。保持時(shí)間容限：保持時(shí)間容限也要求大于等于0。

由上圖可知，建立時(shí)間容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時(shí)間容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到觸發(fā)器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為T(mén)ffpd＝0，于是得到Tsetup≤T-T2max。

由上圖可知，保持時(shí)間容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持時(shí)間容限＝Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時(shí)間容限≥0，也就是 Tffpd(min)+Tcomb(min)-Thold≥0。

得到觸發(fā)器D2的Thold≤Tffpd(min)+Tcomb(min)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為T(mén)ffpd＝0，于是得到Thold≤T2min。關(guān)于保持時(shí)間的理解就是，在觸發(fā)器D2的輸入信號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá)D2的輸入端的話，將會(huì)破壞D2本來(lái)應(yīng)該保持的數(shù)據(jù)。

28 如圖為統(tǒng)一采用一個(gè)時(shí)鐘的同步設(shè)計(jì)中一個(gè)基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時(shí)；Tdelay是組合邏輯的延時(shí)；Tsetup是觸發(fā)器的建立 時(shí)間；Tpd為時(shí)鐘的延時(shí)。如果第一個(gè)觸發(fā)器D1建立時(shí)間最大為T(mén)1max，最小為T(mén)1min，組合邏輯的延時(shí)最大為T(mén)2max，最小為T(mén)2min。

問(wèn)第二個(gè)觸發(fā)器D2立時(shí)間T3與保持時(shí)間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時(shí)鐘周期是多少？

下面通過(guò)時(shí)序圖來(lái)分析：設(shè)第一個(gè)觸發(fā)器的輸入為D1，輸出為Q1,第二個(gè)觸發(fā)器的輸入為D2，輸出為Q2；

時(shí)鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于分析我們討論兩種情況即第一：假設(shè)時(shí)鐘的延時(shí)Tpd為零，其實(shí)這種情況在FPGA設(shè)計(jì)中是常常滿足的，由于在 FPGA設(shè)計(jì)中一般是采用統(tǒng)一的系統(tǒng)時(shí)鐘，也就是利用從全局時(shí)鐘管腳輸入的時(shí)鐘，這樣在內(nèi)部時(shí)鐘的延時(shí)完全可以忽略不計(jì)。

這種情況下不必考慮保持時(shí)間，因 為每個(gè)數(shù)據(jù)都是保持一個(gè)時(shí)鐘節(jié)拍同時(shí)又有線路的延時(shí)，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時(shí)間都能滿足要求，重點(diǎn)是要關(guān)心建 立時(shí)間，此時(shí)如果D2的建立時(shí)間滿足要求那么時(shí)序圖應(yīng)該如圖3所示。

從圖中可以看出如果：

T-Tco-Tdelay>T3

即：Tdelay< T-Tco-T3

那么就滿足了建立時(shí)間的要求，其中T為時(shí)鐘的周期，這種情況下第二個(gè)觸發(fā)器就能在第二個(gè)時(shí)鐘的升沿就能穩(wěn)定的采到D2，時(shí)序圖如圖3所示。

圖3符合要求的時(shí)序圖

如果組合邏輯的延時(shí)過(guò)大使得T-Tco-Tdelay 那么將不滿足要求，第二個(gè)觸發(fā)器就在第二個(gè)時(shí)鐘的升沿將采到的是一個(gè)不定態(tài)，如圖4所示。那么電路將不能正常的工作。

圖4組合邏輯的延時(shí)過(guò)大時(shí)序不滿足要求

從而可以推出

T-Tco-T2max>＝T3

這也就是要求的D2的建立時(shí)間。

從上面的時(shí)序圖中也可以看出，D2的建立時(shí)間與保持時(shí)間與D1的建立與保持時(shí)間是沒(méi)有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時(shí)有關(guān)，這也是一個(gè)很重要的結(jié)論。說(shuō)明了延時(shí)沒(méi)有疊加效應(yīng)。

第二種情況如果時(shí)鐘存在延時(shí)，這種情況下就要考慮保持時(shí)間了，同時(shí)也需要考慮建立時(shí)間。時(shí)鐘出現(xiàn)較大的延時(shí)多是采用了異步時(shí)鐘的設(shè)計(jì)方法，這種方法較難保證數(shù)據(jù)的同步性，所以實(shí)際的設(shè)計(jì)中很少采用。此時(shí)如果建立時(shí)間與保持時(shí)間都滿足要求那么輸出的時(shí)序如圖5所示。

圖5時(shí)鐘存在延時(shí)但滿足時(shí)序

從圖5中可以容易的看出對(duì)建立時(shí)間放寬了Tpd，所以D2的建立時(shí)間需滿足要求：

Tpd＋T-Tco-T2max>＝T3

由于建立時(shí)間與保持時(shí)間的和是穩(wěn)定的一個(gè)時(shí)鐘周期，如果時(shí)鐘有延時(shí)，同時(shí)數(shù)據(jù)的延時(shí)也較小那么建立時(shí)間必然是增大的，保持時(shí)間就會(huì)隨之減小，如果減小到不滿足D2的保持時(shí)間要求時(shí)就不能采集到正確的數(shù)據(jù)，如圖6所示。

這時(shí)即T－（Tpd+T－Tco-T2min）T－（Tpd+T－Tco-T2min）>＝T4即Tco＋T2min-Tpd>＝T4

從上式也可以看出如果Tpd＝0也就是時(shí)鐘的延時(shí)為0那么同樣是要求Tco＋T2min>T4，但是在實(shí)際的應(yīng)用中由于T2的延時(shí)也就是線路的延時(shí)遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時(shí)間即T4所以不必要關(guān)系保持時(shí)間。

圖6時(shí)鐘存在延時(shí)且保持時(shí)間不滿足要求

綜上所述，如果不考慮時(shí)鐘的延時(shí)那么只需關(guān)心建立時(shí)間，如果考慮時(shí)鐘的延時(shí)那么更需關(guān)心保持時(shí)間。從圖中可以看出如果：

T-Tco-Tdelay>T3

即：Tdelay< T-Tco-T3

那么就滿足了建立時(shí)間的要求，其中T為時(shí)鐘的周期，這種情況下第二個(gè)觸發(fā)器就能在第二個(gè)時(shí)鐘的升沿就能穩(wěn)定的采到D2，時(shí)序圖如圖3所示。

29 說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。

它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門(mén)級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題。

30 用邏輯門(mén)畫(huà)出D觸發(fā)器？

31寫(xiě)異步D觸發(fā)器的verilog module.(揚(yáng)智電子筆試)？

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;?

else

q <= d;?

endmodule

33用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;?

else

out <= in;?

assign in = ~out;

assign clk_o = out;

endmodule

32 LATCH和DFF的概念和區(qū)別？

概念：

電平敏感的存儲(chǔ)器件稱為鎖存器；分高電平鎖存器和低電平鎖存器，用于不同時(shí)鐘間的同步。

有交叉耦合的門(mén)構(gòu)成的雙穩(wěn)態(tài)存儲(chǔ)器件稱為觸發(fā)器，分為上升沿觸發(fā)和下降沿觸發(fā)，可認(rèn)為是兩個(gè)不同電平敏感的鎖存器串聯(lián)而成，前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器決定了觸發(fā)器的保持時(shí)間。

區(qū)別：

1、latch由電平觸發(fā)，非同步控制。在使能信號(hào)有效時(shí)latch相當(dāng)于通路，在使能信號(hào)無(wú)效時(shí)latch保持輸出狀態(tài)。DFF由時(shí)鐘沿觸發(fā)，同步控制。

2、latch容易產(chǎn)生毛刺（glitch），DFF則不易產(chǎn)生毛刺。

3、如果使用門(mén)電路來(lái)搭建latch和DFF，則latch消耗的門(mén)資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因?yàn)镕PGA中沒(méi)有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個(gè)LATCH需要多個(gè)LE才能實(shí)現(xiàn)。

4、latch將靜態(tài)時(shí)序分析變得極為復(fù)雜。

一般的設(shè)計(jì)規(guī)則是：在絕大多數(shù)設(shè)計(jì)中避免產(chǎn)生latch。它會(huì)讓您設(shè)計(jì)的時(shí)序完蛋，并且它的隱蔽性很強(qiáng)，非老手不能查出。latch最大的危害在于不能過(guò)濾毛刺。這對(duì)于下一級(jí)電路是極其危險(xiǎn)的。所以，只要能用D觸發(fā)器的地方，就不用latch。

有些地方?jīng)]有時(shí)鐘，也只能用latch了。比如現(xiàn)在用一個(gè)clk接到latch的使能端(假設(shè)是高電平使能),這樣需要的setup時(shí)間，就是數(shù)據(jù)在時(shí)鐘的下降沿之前需要的時(shí)間，但是如果是一個(gè)DFF，那么setup時(shí)間就是在時(shí)鐘的上升沿需要的時(shí)間。這就說(shuō)明如果數(shù)據(jù)晚于控制信號(hào)的情況下，只能用latch,這種情況就是，前面所提到的latch timing borrow?；旧舷喈?dāng)于借了一個(gè)高電平時(shí)間。也就是說(shuō)，latch借的時(shí)間也是有限的。

33 請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?

D觸發(fā)器的輸出端加非門(mén)接到D端，實(shí)現(xiàn)二分頻

34 latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的？

Latch（鎖存器）是電平觸發(fā)，Register（寄存器）是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。

35 什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？

鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過(guò)比較外部信號(hào)的相位和由壓控晶振（VCXO）的相位來(lái)實(shí)現(xiàn)同步的，在比較的過(guò)程中，鎖相環(huán)電路會(huì)不斷根據(jù)外部信號(hào)的相位來(lái)調(diào)整本地晶振的時(shí)鐘相位，直到兩個(gè)信號(hào)的相位同步。

在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^(guò)鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個(gè)采樣時(shí)鐘。因此，所有板卡上各自的本地80MHz和20MHz時(shí)基的相位都是同步的，從而采樣時(shí)鐘也是同步的。因?yàn)槊繅K板卡的采樣時(shí)鐘都是同步的，所以都能?chē)?yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。