有哪些小技巧可以改進(jìn)圖像處理開(kāi)發(fā)
Adam Taylor討論了使用Zynq?和Zynq UltraScale +?SoC開(kāi)發(fā)圖像處理應(yīng)....

EyeTech數(shù)字系統(tǒng)實(shí)現(xiàn)自然用戶(hù)界面眼圖跟蹤芯片技術(shù)
采用Zynq?全可編程SoC實(shí)現(xiàn)的快速自然用戶(hù)界面眼圖跟蹤芯片技術(shù)

Virtex-7 GTH收發(fā)器與Altera Stratix-V GX器件的介紹
Virtex-7 GTH收發(fā)器與Altera Stratix-V GX器件Battle Kits D....

Bitmain Technologies比特幣采礦
Bitmain生產(chǎn)比特幣采礦機(jī)以及最大的礦山和哈希率權(quán)衡平臺(tái)產(chǎn)品以及虛擬貨幣采礦業(yè)的服務(wù)。

Xilinx VC730 OTN測(cè)試開(kāi)發(fā)平臺(tái)
了解Xilinx的VC730 OTN測(cè)試開(kāi)發(fā)平臺(tái),適用于從1到400G的所有OTN應(yīng)用的快速開(kāi)發(fā)。

如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進(jìn)行交互
了解Vivado中的Logic Debug功能,如何將邏輯調(diào)試IP添加到設(shè)計(jì)中,以及如何使用Viva....

Vivado Design Suite 2017.1的新功能介紹
此視頻重點(diǎn)介紹了新的Vivado Design Suite 2017.1版本的增強(qiáng)功能,包括操作系統(tǒng)....


引入增量編譯流程進(jìn)行調(diào)試的好處與步驟
了解使用Vivado 2016.1中引入的增量編譯流程進(jìn)行調(diào)試的好處,以及在使用增量編譯實(shí)現(xiàn)時(shí)添加/....


OpenCL應(yīng)用程序的主機(jī)代碼和內(nèi)核元素
用于異構(gòu)計(jì)算的OpenCL標(biāo)準(zhǔn)為實(shí)現(xiàn)OpenCL標(biāo)準(zhǔn)的所有計(jì)算設(shè)備定義了基本編程模型。
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使用協(xié)處理器加速器的方法介紹
了解協(xié)處理的價(jià)值,Zynq-7000加速器一致性端口,使用協(xié)處理器加速器的方法以及協(xié)處理器設(shè)計(jì)實(shí)例的....

支持在Mathworks MATLAB環(huán)境中的電機(jī)控制設(shè)計(jì)
該視頻推出了一種電機(jī)控制設(shè)計(jì)流程,支持在Mathworks MATLAB環(huán)境中設(shè)計(jì)和仿真高級(jí)模型。

帶多軸電機(jī)控制和EtherCAT網(wǎng)絡(luò)的集成驅(qū)動(dòng)系統(tǒng)的演示
該視頻演示展示了一個(gè)帶有多軸電機(jī)控制和EtherCAT網(wǎng)絡(luò)的集成驅(qū)動(dòng)系統(tǒng)。
QDesys實(shí)現(xiàn)的單....

如何創(chuàng)建一個(gè)異構(gòu)多核系統(tǒng)
了解如何創(chuàng)建一個(gè)異構(gòu)多核系統(tǒng),該系統(tǒng)由處理系統(tǒng)上的ARM Cortex A9處理器和使用Vivado....

適用于Zynq-7000 All Programmable SoC的模擬混合信號(hào)工具
了解適用于Zynq-7000 All Programmable SoC的模擬混合信號(hào)工具。
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Zynq-7000 AP SoC提供業(yè)經(jīng)驗(yàn)證的IP及參考設(shè)計(jì)
Xilinx為Zynq-7000 SoC提供了一個(gè)穩(wěn)健而廣泛的支持基礎(chǔ),讓用戶(hù)基于Zynq的開(kāi)發(fā)設(shè)計(jì)....

適用于Zynq-7000 AP SoC的Windows Embedded Compact 7概述
了解適用于Zynq-7000 All Programmable SoC的Windows Embedd....

ZedBoard開(kāi)發(fā)套件的簡(jiǎn)單介紹
ZedBoard(Zynq評(píng)估和開(kāi)發(fā)委員會(huì))
ZedBoard是一款完整的開(kāi)發(fā)套件,適用于對(duì)使用X....
