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      FPGA技術(shù)驛站

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      Versal系列芯片三個產(chǎn)品的基礎(chǔ)知識

      Versal中的三個引擎Versal芯片是業(yè)界第一款自適應(yīng)加速計算平臺（ACAP：Adaptive ....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-11 11:27 ?3898次閱讀
      Versal系列芯片三個產(chǎn)品的基礎(chǔ)知識

      如何在C代碼中插入寄存器？

      對于邏輯級數(shù)較高的路徑，常用的方法之一是在其中插入流水寄存器，將路徑打斷，從而降低邏輯延遲，這在HD....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 17:07 ?3426次閱讀
      如何在C代碼中插入寄存器？

      C++中vector的定義與初始化

      C++中的vector vector（向量）是一種序列式容器，類似于數(shù)組，但比數(shù)組更優(yōu)越。一般來說數(shù)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 16:41 ?9578次閱讀
      C++中vector的定義與初始化

      MMCM的過濾抖動效果如何？

      MMCM的一個重要功能就是過濾抖動，更準確地說是改善抖動。使用MMCM時，建議直接調(diào)用IP Core....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 16:39 ?3432次閱讀
      MMCM的過濾抖動效果如何？

      如何生成實例化模板？

      ? 在ISE中，可以很方便地生成RTL模塊的實例化模板，Vivado其實也有這個功能，只是要通過Tc....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-30 16:23 ?4853次閱讀

      DFX設(shè)計中的幾個問題及其解決方案

      問題1：對于DFX（Dynamic FunctioneXchange）設(shè)計，如果出現(xiàn)如下Error信....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-17 09:24 ?4860次閱讀
      DFX設(shè)計中的幾個問題及其解決方案

      Vivado每個子步驟在綜合之后要分析什么呢？

      Vivado提出了UFDM（UltraFast Design Methodology）設(shè)計方法學(xué)，其....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-05 09:47 ?4578次閱讀

      用Tcl實現(xiàn)Vivado設(shè)計全流程

      設(shè)置芯片型號，設(shè)置源文件位置，設(shè)置生成文件位置，添加設(shè)計源文件，流程命令，生成網(wǎng)表文件，設(shè)計分析，生....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:56 ?2416次閱讀

      Vivado提供了一種以IP為核心的設(shè)計理念

      打開一個Block Design，就像打開一個空白畫布一樣，根據(jù)需要添加相應(yīng)的IP：在“畫布”的空白....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:53 ?2320次閱讀

      先看看ARRAY_PARTITION的基本語法

      在這里有兩個個重要的參數(shù)type和factor，其中type有三個可選值，分別為block、cycl....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:48 ?5570次閱讀

      如何不建Vivado工程，也能看Device視圖呢

      在FPGA設(shè)計與開發(fā)中，Device視圖和Package視圖發(fā)揮著重要的作用。在Device視圖下：....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-13 18:11 ?6534次閱讀

      Vivado HLS和Vitis HLS 兩者之間有什么區(qū)別

      Vivado HLS 2020.1將是Vivado HLS的最后一個版本，取而代之的是VitisHL....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-05 17:43 ?40176次閱讀

      DSP48的演變史

      DSP48最早出現(xiàn)在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和V....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-30 17:16 ?7320次閱讀
      DSP48的演變史

      并行加法的高效實現(xiàn)

      此電路對應(yīng)的RTL代碼如下圖所示，這里我們使用了SystemVerilog來描述。輸入a和b均為4個....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-23 09:40 ?3060次閱讀
      并行加法的高效實現(xiàn)

      如何用Tcl實現(xiàn)Vivado設(shè)計流程介紹

      Vivado有兩種工作模式：project模式和non-project模式。這兩種模式都可以借助Vi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-21 10:58 ?3968次閱讀
      如何用Tcl實現(xiàn)Vivado設(shè)計流程介紹

      用Elaborated Design優(yōu)化RTL的代碼

      在Vivado FlowNavigator中有一個Elaborated Design，如下圖所示，屬....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-21 10:56 ?5869次閱讀
      用Elaborated Design優(yōu)化RTL的代碼

      組合邏輯生成的時鐘有哪些危害

      組合邏輯生成的時鐘，在FPGA設(shè)計中應(yīng)該避免，尤其是該時鐘扇出很大或者時鐘頻率較高，即便是該時鐘通過....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-10 10:28 ?4583次閱讀
      組合邏輯生成的時鐘有哪些危害

      采用RTL代碼描述位寬相同的兩個數(shù)相加或相減

      采用RTL代碼描述位寬相同的兩個數(shù)相加或相減，無論是有符號數(shù)還是無符號數(shù)，Vivado綜合后的結(jié)果是....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-27 15:17 ?3553次閱讀
      采用RTL代碼描述位寬相同的兩個數(shù)相加或相減

      用HDL代碼描述加法運算要用操作符“+” 看似很簡單實則不然

      采用HDL代碼描述加法運算只需要用操作符+即可，這看似很簡單，這里我們以兩個4-bit數(shù)相加為例，對....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-24 14:31 ?2943次閱讀
      用HDL代碼描述加法運算要用操作符“+” 看似很簡單實則不然

      寫RTL代碼時，盡可能地做到代碼風(fēng)格與硬件結(jié)構(gòu)相匹配

      兩個數(shù)相加，三個數(shù)相加有什么不同 接下來，我們考慮4個32-bit有符號數(shù)相加該如何實現(xiàn)，其中目標時....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-24 14:02 ?3628次閱讀
      寫RTL代碼時，盡可能地做到代碼風(fēng)格與硬件結(jié)構(gòu)相匹配

      同相不同頻的跨時鐘域路徑介紹

      同步時鐘是指發(fā)送時鐘和接收時鐘是由同一個MMCM或PLL生成，兩者之間有明確的相位關(guān)系。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:25 ?4851次閱讀
      同相不同頻的跨時鐘域路徑介紹

      AXI接口協(xié)議的類型和特征

      AXI全稱Advanced eXtensibleInterface，是Xilinx從6系列的FPGA....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:22 ?5635次閱讀
      AXI接口協(xié)議的類型和特征

      AXI4接口協(xié)議的基礎(chǔ)知識

      AXI-4 Memory Mapped也被稱之為AXI-4 Full，它是AXI4接口協(xié)議的基礎(chǔ)，其....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:20 ?6546次閱讀
      AXI4接口協(xié)議的基礎(chǔ)知識

      AXI-4 Lite接口協(xié)議仿真波形解析

      AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，從下面的示例圖中就可見一....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:18 ?3903次閱讀
      AXI-4 Lite接口協(xié)議仿真波形解析

      如果期望$$a發(fā)生二次置換該如何操作呢？

      方法1：采用[set var]的方式，如下圖所示。代碼第6行中括號中的set命令只跟隨一個參數(shù)$va....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-08 16:22 ?1598次閱讀
      如果期望$$a發(fā)生二次置換該如何操作呢？

      set_max_delay被覆蓋的解決辦法

      XDC描述的時序約束是有優(yōu)先級的，尤其是涉及到時序例外的約束，如set_clock_groups、s....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-07 10:53 ?10429次閱讀
      set_max_delay被覆蓋的解決辦法

      一文知道時序路徑的構(gòu)成

      更為具體的時序報告信息如何從中獲取，或者如何根據(jù)時序報告發(fā)現(xiàn)導(dǎo)致時序違例的潛在原因呢？
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-04 10:24 ?1968次閱讀

      如何閱讀時序報告并從中發(fā)現(xiàn)問題

      生成時序報告后，如何閱讀時序報告并從時序報告中發(fā)現(xiàn)導(dǎo)致時序違例的潛在問題是關(guān)鍵。 首先要看Desi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-31 13:52 ?4094次閱讀
      如何閱讀時序報告并從中發(fā)現(xiàn)問題

      如何閱讀時序報告？

      生成時序報告后，如何閱讀時序報告并從時序報告中發(fā)現(xiàn)導(dǎo)致時序違例的潛在問題是關(guān)鍵。 首先要看Desi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-31 13:49 ?6740次閱讀
      如何閱讀時序報告？

      關(guān)于Vivado 2019.1的Dashboard功能詳解

      關(guān)于Vivado Dashboard的功能可閱讀這篇文章（Vivado 2018.3這個Gadget....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-12 14:49 ?8855次閱讀
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