在線學(xué)習(xí)SystemVerilog-Problem 7-9
這個(gè)題目的核心就是上面的圖片，模塊和端口已經(jīng)被定義好了，黑色的框圖以及箭頭代表模塊和端口。我們需要做....
數(shù)字硬件建模SystemVerilog-按位運(yùn)算符
經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。
現(xiàn)代戰(zhàn)爭(zhēng)中常見(jiàn)的電子干擾分析
通過(guò)定位敵方通信網(wǎng)中的關(guān)鍵節(jié)點(diǎn)，利用通信對(duì)抗設(shè)備對(duì)其進(jìn)行干擾，以此破壞敵方通信網(wǎng)的作戰(zhàn)效能。其中無(wú)線....
介紹幾個(gè)和OFDM相關(guān)的開(kāi)源項(xiàng)目
在電信領(lǐng)域，正交頻分復(fù)用技術(shù)( OFDM - orthogonal frequency-divisi....
SystemVerilog-運(yùn)算符/表達(dá)式規(guī)則
RTL建模中廣泛使用的運(yùn)算符是條件運(yùn)算符，也稱為三元運(yùn)算符，該運(yùn)算符用于在兩個(gè)表達(dá)式之間進(jìn)行選擇——....
RTL表達(dá)式和運(yùn)算符
經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。
幾個(gè)用FPGA破解的項(xiàng)目-暴力破解MD5
MD5剛出來(lái)的時(shí)候的確加密性很強(qiáng)，但是經(jīng)過(guò)幾年的發(fā)展，在1996年左右被發(fā)現(xiàn)是可以被破解的，同時(shí)在2....
視頻拼接技術(shù)的標(biāo)準(zhǔn)
視頻拼接技術(shù)，即對(duì)有重疊區(qū)域的多路源視頻數(shù)據(jù)利用拼接算法進(jìn)行拼接，消除重疊區(qū)域，形成寬角度、大視場(chǎng)視....
關(guān)于開(kāi)源項(xiàng)目網(wǎng)站的分享
之前介紹的開(kāi)源項(xiàng)目都偏向理論，那有沒(méi)有一些開(kāi)源項(xiàng)目可以參考學(xué)習(xí)呢？
RTL表達(dá)式和運(yùn)算符
運(yùn)算符對(duì)操作數(shù)執(zhí)行操作。大多數(shù)運(yùn)算符都有兩個(gè)操作數(shù)。
一文詳解MIPI相關(guān)技術(shù)的開(kāi)發(fā)
MIPI(移動(dòng)行業(yè)處理器接口)是Mobile Industry Processor Interfac....
如何Dump IP中的寄存器及寄存器的意義
QDMA的驅(qū)動(dòng)在進(jìn)行版本升級(jí)時(shí)，可能會(huì)對(duì)部分寄存器的數(shù)值進(jìn)行變更，用戶如果要進(jìn)行升級(jí)，推薦升級(jí)到最新....
UG470文檔 page144 描述
fpga 上電時(shí)，默認(rèn)是從 flash 的 0x00 地址開(kāi)始讀數(shù)據(jù)。如 UG470 文檔 page....
數(shù)字硬件建模SystemVerilog
數(shù)組可以包含自定義結(jié)構(gòu)體和自定義聯(lián)合體。綜合支持?jǐn)?shù)組中的壓縮或非壓縮結(jié)構(gòu)體。
視頻標(biāo)準(zhǔn)主要分為那些方面
生活中我們能看到以下視頻接口： ? VGA接口 ? HDMI接口 ? DP接口 ? DVI-D（Si....
如何在Vitis HLS中使用C語(yǔ)言代碼創(chuàng)建AXI4-Lite接口
您是否想創(chuàng)建自己帶有 AXI4-Lite 接口的 IP 卻感覺(jué)無(wú)從著手？本文將為您講解有關(guān)如何在 V....
如何導(dǎo)出IP以供在 Vivado Design Suite 中使用
在本篇博文中，我們將學(xué)習(xí)如何導(dǎo)出 IP 以供在 Vivado Design Suite 中使用、如何....
關(guān)于數(shù)字硬件建模SystemVerilog聯(lián)合體
聯(lián)合體是一個(gè)可以有多個(gè)數(shù)據(jù)類型表示的單個(gè)存儲(chǔ)元素，聯(lián)合體的聲明類似結(jié)構(gòu)體，但推斷出的硬件非常不同。
ISP算法及架構(gòu)分析介紹
xkISP 是基于 Xilinx HLS 的開(kāi)源圖像信號(hào)處理器 (ISP)。
FPGA的綜合和約束的關(guān)系
SystemVerilog是硬件設(shè)計(jì)和驗(yàn)證語(yǔ)言的IEEE行業(yè)標(biāo)準(zhǔn)。標(biāo)準(zhǔn)編號(hào)為IEEE 1800。Sy....
XilinxCEDStore項(xiàng)目介紹
之前很多人問(wèn)我有沒(méi)有好的代碼可以參考，我之前一直推薦的是官方的IP參考例程/IP源碼，但是不知道大家....
基于開(kāi)源CNN的圖像壓縮算法項(xiàng)目介紹及實(shí)現(xiàn)
圖像壓縮從直觀上看就是壓縮圖像，這里的壓縮其實(shí)包括多個(gè)維度：一是直觀上的大??；二是信息壓縮，這里的信....
數(shù)字硬件建模SystemVerilog-枚舉數(shù)據(jù)類型
上一節(jié)介紹了已經(jīng)被淘汰的$unit聲明空間，今天我們來(lái)看看一種重要的數(shù)據(jù)類型-枚舉數(shù)據(jù)類型。
數(shù)字硬件建模SystemVerilog的結(jié)構(gòu)體表達(dá)式
結(jié)構(gòu)體用于將多個(gè)變量組合在一個(gè)通用名稱下。設(shè)計(jì)通常具有邏輯信號(hào)組，例如總線協(xié)議的控制信號(hào)，或狀態(tài)控制....
利用axi_master接口指令端的幾個(gè)靜態(tài)參數(shù)的優(yōu)化技巧
本文給大家提供利用axi_master接口指令端的幾個(gè)靜態(tài)參數(shù)的優(yōu)化技巧，從擴(kuò)展總線接口數(shù)量，擴(kuò)展總....
數(shù)字硬件建模SystemVerilog-結(jié)構(gòu)體
默認(rèn)情況下，結(jié)構(gòu)體會(huì)被非壓縮的。這意味著結(jié)構(gòu)體的成員被視為獨(dú)立變量或常量，并以一個(gè)共同的名稱分組在一....
關(guān)于比特幣WK與HASH
WK實(shí)際上就是通過(guò)一系列算法，計(jì)算出符合要求的哈希值（HASH），從而爭(zhēng)取到記賬權(quán)。這個(gè)過(guò)程實(shí)際上就....
ARM也是一種精簡(jiǎn)指令集架構(gòu)
ARM的芯片產(chǎn)品應(yīng)用領(lǐng)域非常廣泛，Cortex系列的處理器及Mali GPU主要應(yīng)用于消費(fèi)電子產(chǎn)品、....
FPGA的虛擬時(shí)鐘用于什么地方？
如果I/O路徑參考時(shí)鐘源于內(nèi)部的衍生時(shí)鐘，那set_input_delay和set_output_d....
工商網(wǎng)監(jiān)