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      Xilinx賽靈思官微

      文章：579 被閱讀：155.2w 粉絲數(shù)：28 關注數(shù)：0 點贊數(shù)：8

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      賽靈思未雨綢繆，闡述數(shù)據(jù)大爆炸的利與弊

      毋庸質(zhì)疑，數(shù)據(jù)無論對于工業(yè)物聯(lián)網(wǎng)（IIoT）還是醫(yī)療物聯(lián)網(wǎng) （HcIoT）來說，優(yōu)勢都非常明確：對于....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 15:26 ?3983次閱讀

      射頻數(shù)據(jù)轉換器解決方案詳解

      請務必注意，在 IP 中也會配置一些 Get 和 Set 調(diào)用，例如復雜的混頻器設置。有些調(diào)用只能在....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 15:17 ?7138次閱讀
      射頻數(shù)據(jù)轉換器解決方案詳解

      賽靈思在深圳舉辦工業(yè)物聯(lián)網(wǎng)研討會，米爾受邀參加

      米爾長期致力于推動智能制造相關技術的發(fā)展，針對運動控制，工業(yè)以太網(wǎng)，人機交互等重要技術環(huán)節(jié)推出了一系....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 15:11 ?1502次閱讀

      PCB設計各種信號完整性問題

      我們已不再生活在信號“0”和“1”的數(shù)字領域里了，因此我們現(xiàn)在需要考慮在從發(fā)射器到接收器的傳輸過程中....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 15:05 ?3188次閱讀
      PCB設計各種信號完整性問題

      賽靈思的AI平臺斬獲“2019 年度最佳視覺產(chǎn)品獎”

      賽靈思 AI 平臺是業(yè)界首款同時針對軟件，硬件優(yōu)化的平臺解決方案，其豐富而且全面的軟件環(huán)境支持在常見....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 14:57 ?1915次閱讀

      賽靈思--為客戶塑造全新價值

      六大重要的新興市場——視頻/視覺、高級駕駛員輔助系統(tǒng)（ADAS）/無人駕駛、工業(yè)物聯(lián)網(wǎng)、5G無線、軟....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 14:48 ?2057次閱讀
      賽靈思--為客戶塑造全新價值

      賽靈思推出兩款開發(fā)環(huán)境軟件能配合多種系統(tǒng)級設計工具

      如果這些環(huán)境足夠高級，就能真正推廣All Programmable FPGA 和Zynq SoC 設....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 14:35 ?7752次閱讀
      賽靈思推出兩款開發(fā)環(huán)境軟件能配合多種系統(tǒng)級設計工具

      TOPIC公司創(chuàng)建基于賽靈思的開發(fā)板加速嵌入式開發(fā)

      如果需要的話，客戶可以添加他們自己的濾波器到這個參考設計，按照Dyplo的設計流程，轉換成HDL代碼....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 14:23 ?3250次閱讀

      在視覺系統(tǒng)中正確處理多圖像傳感器

      Bergeron演示了一個臉部識別和視線跟蹤應用的幻燈片，其通過采用針對賽靈思全可編程器件的Xylo....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 14:09 ?2271次閱讀
      在視覺系統(tǒng)中正確處理多圖像傳感器

      賽靈思對OpenCL，C，和C++語言對FPGA和全SoC的作用詳解

      有這樣一個讓人糾結的問題。FPGA具有優(yōu)越的性能和良好的功耗，但怎么樣讓那些不精通VHDL或者Ver....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:58 ?5286次閱讀

      賽靈思推出UltraFast幫助用戶學習Vivado

      找到目標后，可以利用max_fanout來限定其扇出值，讓工具在實現(xiàn)過程中復制驅動端寄存器來優(yōu)化。如....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:45 ?2996次閱讀
      賽靈思推出UltraFast幫助用戶學習Vivado

      賽靈思FPGA在C語言上的開發(fā)介紹

      SDSoC開發(fā)環(huán)境可提供高度簡化、類似ASSP C/C++的編程體驗，包括簡便易用的Eclipse集....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:28 ?10203次閱讀
      賽靈思FPGA在C語言上的開發(fā)介紹

      賽靈思關于時序的分析

      即便是同一種FF，在同一個芯片上不同操作條件下的延時都不盡相同，我們稱這種現(xiàn)象為OCV（on-chi....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:22 ?5128次閱讀
      賽靈思關于時序的分析

      賽靈思關于嵌入式系統(tǒng)的簡要介紹

      價格Price，功耗Power，性能Performance是工程優(yōu)化的“3P標準”，假如一個基于PC....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:07 ?3014次閱讀

      賽靈思關于I/O約束法的簡要概括（下）

      DDR接口的約束稍許復雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就Setup....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 11:01 ?3141次閱讀
      賽靈思關于I/O約束法的簡要概括（下）

      賽靈思關于I/O約束法的簡要概括（上）

      可以這樣計算輸入接口約束：DDR方式下數(shù)據(jù)實際的采樣周期是時鐘周期的一半；上升沿采樣的數(shù)據(jù)（Rise....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 10:59 ?3899次閱讀
      賽靈思關于I/O約束法的簡要概括（上）

      賽靈思的機器視覺的解決方案和優(yōu)勢

      高度集成的All Programmable SoC通過將圖像/視頻處理、分析、傳感器接口和高速機器視....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 10:55 ?2526次閱讀
      賽靈思的機器視覺的解決方案和優(yōu)勢

      DSoC為C/C++開發(fā)團隊提供幫助

      然后全系統(tǒng)優(yōu)化的編譯器自動將系統(tǒng)編譯為一個完整的軟件或者硬件系統(tǒng)。同時也會生成可編程邏輯比特流文件和....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 10:52 ?2937次閱讀
      DSoC為C/C++開發(fā)團隊提供幫助

      賽靈思視覺攝像機方案介紹

      提供 10 x 10mm 的小型創(chuàng)新封裝選項，滿足小尺寸攝像機要求，無需 PCB 微過孔即可實現(xiàn)。
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 10:15 ?2324次閱讀
      賽靈思視覺攝像機方案介紹

      毫米波原型設計平臺解決方案

      BEEcube公司董事長兼伯克利無線研究中心聯(lián)合創(chuàng)始人Bob Brodersen博士指出：“5G可將....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 09:59 ?2807次閱讀

      16nm產(chǎn)品核心技術及介紹

      憑借該產(chǎn)品組合，賽靈思能滿足各種下一代應用需求，包括LTE Advanced 與早期5G無線、Tb ....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 09:53 ?4008次閱讀
      16nm產(chǎn)品核心技術及介紹

      賽靈思產(chǎn)品介紹

      FPGA 設計包含越來越多的 IP 數(shù)量，如此前使用的內(nèi)部 IP、Xilinx FPGA IP 或第....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 09:38 ?3593次閱讀

      tcl局部編輯以最小的代價完成最大的改動

      第一步所指的Design通常是完全布局布線后的設計，如果是在工程模式下，可以直接在IDE中打開實現(xiàn)后....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 09:27 ?3097次閱讀
      tcl局部編輯以最小的代價完成最大的改動

      PCIe分岔--避免向英特爾接入數(shù)據(jù)流

      CESNET和INVEA-TECH進行了一系列實驗來展示PCIe分岔的好處。測試程序包括裝載一塊賽靈....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 08:58 ?2992次閱讀
      PCIe分岔--避免向英特爾接入數(shù)據(jù)流

      設計建模系統(tǒng)流量并驗證系統(tǒng)的性能

      如果您要進行這種類型的分析，AXI流量生成器正是您需要的那種儀器。在您的團隊將系統(tǒng)硬件設計到Zynq....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-25 08:38 ?2462次閱讀
      設計建模系統(tǒng)流量并驗證系統(tǒng)的性能

      賽靈思的目標和發(fā)展

      賽靈思公司亞太區(qū)銷售與市場副總裁楊飛表示，賽靈思的SDx系列仍會持續(xù)發(fā)展。毫無疑問，這會幫助賽靈思面....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-24 17:58 ?3575次閱讀
      賽靈思的目標和發(fā)展

      賽靈思系列芯片支持Convey Computer公司的硬件加速器板卡

      以前加速器應用設計主要使用硬件描述語言（HDL）例如Verilog來進行程序設計。這就需要專門的技能....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-24 17:49 ?3980次閱讀
      賽靈思系列芯片支持Convey Computer公司的硬件加速器板卡

      賽靈思視角下的未來

      如果還按照篩選，我要在1ms內(nèi)把一大堆數(shù)據(jù)放到一起篩選，一個方法就是在它的所謂的控制器里再加上過濾邏....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-24 17:40 ?2534次閱讀

      用Tcl定制Vivado設計流程詳解

      工程模式的關鍵優(yōu)勢在于可以通過在Vivado 中創(chuàng)建工程的方式管理整個設計流程，包括工程文件的位置、....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-24 17:30 ?5044次閱讀
      用Tcl定制Vivado設計流程詳解

      CDC設計和約束技巧

      建議的做法是：首先，對“Common Primary Clock”排序（顯示為Yes 或No），這么....
      的頭像 Xilinx賽靈思官微 發(fā)表于 07-24 17:19 ?6107次閱讀
      CDC設計和約束技巧