應(yīng)客戶要求做一個mult image的測試。 硬件平臺： 軟件版本 Golden image工程的設(shè)....
在T20中有16個全局時鐘網(wǎng)絡(luò)GCLK。在芯片的左右兩側(cè)各8個。全局時鐘管腳或者PLL的輸出時鐘通過....
這里以鈦金的LVDS為例。 LVDS RX 時鐘選擇 LVDS時鐘的接收要連接名字為GPIOx_P_....
1.軟件安裝教程 step1: 安裝Python,注意勾選“Add Python 3.7 to PA....
(1)UUID mismatch Efinity在Debug時會出現(xiàn)UUID mismatch錯誤。....
有客戶認(rèn)為Ti60F100內(nèi)部flash容量比較小，只有16Mb，需要外掛flash.這里我們提供了....
中斷操作三個步驟：
1、中斷初始化
2、trap處理
3、用戶中斷處理
? 在使用Trion乘法器可能會遇到以下問題： （1）[EFX-0652 ERROR] 'EFX_M....
? DDIO用法 對于輸入輸出IO很多時候會用到DDIO的用法。對于DDIO，就是時鐘的雙沿采集或者....
時鐘輸出 易靈思所有的GPIO都可以用作時鐘輸出。這里我們提供兩種時鐘輸出方式。 方法一：把時鐘設(shè)置....
在激光雷達中，使用FPGA實現(xiàn)TDC時需要手動約束進位鏈的位置。這里簡單記錄下。 在outflow下....
添加約束的目的是為了告訴FPGA你的設(shè)計指標(biāo)及運行情況。在上面的生成約束之后，在Result àxx....
如果要分配的IO比較多，也可以通過TCL來添加 IO分配。在interface界面通過Export ....
今天有同事反饋出這樣一個在使用RISCV 調(diào)試時的問題： Error:?no?device?foun....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
（1）打開Programmer異常 原因：（1）更換USB接口 。 （2）USB有限制，需要聯(lián)系客戶....
做為FPGA的集成開發(fā)環(huán)境，不同的廠家其實大同小異。很多國產(chǎn)廠家，如安路，高云，會在軟件上貼近Xil....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
今天有同事反饋出這樣一個在使用RISCV 調(diào)試時的問題： Error:?no?device?foun....
正在使得該elf文件，上次的JTAG鏈接沒有斷開。此時可以先關(guān)閉c/c++工作界面，再重新添加C/C....
因為目前軟件的限制，RISCV的邏輯不能同時共用JTAG，所以如果想要同時去調(diào)試邏輯和RISCV的話....
迄今為止，大家都在吐槽gtkwave debug每次彈窗都會覆蓋上一次彈窗設(shè)置好的排序和參數(shù)。下面我....
Efinity版本：2023.1及以前版本。 易靈思器通過jtag bridge燒寫flash時需要....
DDR應(yīng)用案例
? (1)ERROR:Interface Designer constraint generatio....
感謝朋友提供的視頻。 1.軟件安裝 step1: 安裝Python,注意勾選“Add Python ....
通過get_port命令查看接口。 get_ports * 以LVDS的輸入輸出為例 怎樣去查看ou....
因為目前軟件的限制，RISCV的邏輯不能同時共用JTAG，所以如果想要同時去調(diào)試邏輯和RISCV的話....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
Ti180J484_多鏡像跳轉(zhuǎn)測試demo
工商網(wǎng)監(jiān)