縮短MultiBoot流程中的回跳 (Fallback)時(shí)間
MultiBoot 是 FPGA 遠(yuǎn)程更新配置文件時(shí)一種非常普遍的應(yīng)用--為了確保安全，我們通常需要....
如何在設(shè)計(jì)中例化和使用多個(gè)BSCANE2模塊
本文對(duì)如何在一個(gè)工程里例化和使用多個(gè)BSCANE2模塊做一個(gè)簡(jiǎn)單說(shuō)明。
Versal GTY仿真:初始化,復(fù)位和速率變更
本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。
在Versal中通過(guò)NoC從PS-APU對(duì)AXI BRAM執(zhí)行基本讀寫(xiě)操作
本篇博文旨在演示如何通過(guò) NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問(wèn) AXI BRAM....
Vitis?統(tǒng)一軟件平臺(tái)2022.2最新更新
控制內(nèi)核在 AI 引擎陣列中的相對(duì)布局，從而提升性能，提高利用率。
AMD XILINX全新推出了Vivado ML Editions 2022.2版
智能設(shè)計(jì)運(yùn)行 (IDR) 是基本無(wú)需用戶干預(yù)的一鍵式時(shí)序收斂流程。在 2022.2 版中，我們首次為....
修改UG1209中介紹的USB BOOT啟動(dòng)步驟
需要注意的是，要在 board preset 的基礎(chǔ)上減少外設(shè)的使用以防啟動(dòng)鏡像過(guò)大，原因會(huì)在鏡像制....
如何使用Vivado 2022.1版本工具鏈實(shí)現(xiàn)ZCU102 USB啟動(dòng)(上)
本文依據(jù) Vivado 2022.1 版本工具鏈的特性，對(duì) UG1209（ 最新版本為 2020.....
用Petalinux工具鏈幫助創(chuàng)建一個(gè)最小的Xen系統(tǒng)
在使用 Xen dom0-less 的時(shí)候，會(huì)有一個(gè)問(wèn)題產(chǎn)生： 可以用 'xl'....
Vivado IDE 中的Timing Constraints窗口介紹
隨著設(shè)計(jì)復(fù)雜度和調(diào)用 IP 豐富度的增加，在調(diào)試時(shí)序約束的過(guò)程中，用戶常常會(huì)對(duì)除了頂層約束外所涉及的....
如何更改VCK190單板啟動(dòng)模式
辦公室有VCK190單板，運(yùn)行在SD啟動(dòng)模式下，能進(jìn)入Linux。但是現(xiàn)在在家辦公，不能更改VCK1....
如何使用 AXI Interrupt Controller完成含超16次中斷的布線
本文主要講解在 PL 中從 IP 核到 PS 之間需要完成含超 16 次中斷的布線的情況下，該如何使....
在VCK190板子上使用DDR4-DIMM的ECC
在Vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width....
如何配置Petalinux工程來(lái)從Flash啟動(dòng)Linux Kernel
新版petalinux生成的u-boot是通過(guò)boot.scr來(lái)加載linux kernel的。如果....
使用ZCU102開(kāi)發(fā)板運(yùn)行xdpdma例程
本文來(lái)自AMD Xilinx實(shí)習(xí)生Shaoyi Chen及其同學(xué)Leslie Xu, 本教程將使用Z....
在u-boot中使用ethernet的方法
KV260 petalinux BSP在u-boot device tree中disable了GEM....
賽靈思FFT IP中的縮放因子說(shuō)明
賽靈思 Fast Fourier Transform (FFT) IP 具有專(zhuān)用于處理 FFT 輸出....
疫苗接種機(jī)器人中的肌肉注射點(diǎn)智能檢測(cè)技術(shù)
在正式開(kāi)始項(xiàng)目之前，我們咨詢醫(yī)學(xué)專(zhuān)家得知目前的新冠疫苗主要是靠肌肉注射，因?yàn)榭梢允顾巹┭杆賲⑴c到系統(tǒng)....
對(duì)dump出的寄存器進(jìn)行分析
QDMA的驅(qū)動(dòng)在進(jìn)行版本升級(jí)時(shí)，可能會(huì)對(duì)部分寄存器的數(shù)值進(jìn)行變更，用戶如果要進(jìn)行升級(jí)，推薦升級(jí)到最新....
如何用ChipScopy創(chuàng)建并運(yùn)行l(wèi)ink sweep
這個(gè)Demo將介紹如何用ChipScopy創(chuàng)建并運(yùn)行l(wèi)ink sweep。
DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計(jì)和實(shí)現(xiàn)
在Versal新一代ACAP器件上，除了延續(xù)之前Ultrascale/Ultrascale+系列器件....
XRT_Kernel與XRT_IP介紹
從2020.2開(kāi)始，XRT提供了新的Native API，以區(qū)別行業(yè)標(biāo)準(zhǔn)OpenCL API的，在F....
如何在Block diagram中為PR區(qū)域添加.bd格式的Reconfigurable Module
關(guān)于DFX的問(wèn)題: 正在嘗試為Xilinx Github下的PYNQ_Composable_Pipe....
一般涉及DDR讀寫(xiě)仲裁的控制邏輯需要注意哪些方面
基于vivado2020.1和zcu102開(kāi)發(fā)板(rev1.1)開(kāi)發(fā)項(xiàng)目，工程涉及DDR4(MIG)....
CSU SWDT、LPD SWDT和FPD SWDT的關(guān)系與使用
在Zynq MPSoC的器件里，PS (Processing System )集成了三個(gè)看門(mén)狗，分別....
在Vitis中創(chuàng)建基于ARM的BareMetal程序設(shè)計(jì)
Create Application，選擇一個(gè)新的XSA文件，導(dǎo)入從Vivado獲得的XSA文件。
在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計(jì)
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無(wú)線電平臺(tái)，在一款芯片內(nèi)集成射頻....
Versal PCIe仿真例子工程介紹
PCIe 仿真需要Endpoint 模型和Root Port 模型協(xié)同工作。用戶一般可以采用購(gòu)買(mǎi)BF....
基于Xilinx KV26的立體視覺(jué)匹配方案
深度估算是自動(dòng)駕駛領(lǐng)域的一項(xiàng)關(guān)鍵技術(shù)。作為自動(dòng)駕駛中最常用的傳感器，攝像頭能夠獲取全面、豐富又密集的....
抓取SEM IP的串口log的詳細(xì)步驟
SEM IP在上板調(diào)試過(guò)程中有時(shí)會(huì)出現(xiàn)一些錯(cuò)誤，比如無(wú)法執(zhí)行IP的插錯(cuò)糾錯(cuò)功能，或者自身的初始化無(wú)法....
工商網(wǎng)監(jiān)