淺析標(biāo)準(zhǔn)的Verilog對(duì)語句有兩種分組方式
標(biāo)準(zhǔn)的Verilog對(duì)語句有兩種分組方式——使用begin…end或fork…join，begin…....
移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)
移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸....
DDS信號(hào)發(fā)生器的理解與實(shí)現(xiàn)
DDS信號(hào)發(fā)生器采用直接數(shù)字頻率合成（Direct Digital Synthesis，簡(jiǎn)稱DDS）....
Verilog中clk為什么要用posedge，而不用negedge
在ModelSim仿真中，時(shí)鐘是很嚴(yán)格的，但是在真實(shí)的晶振所產(chǎn)生的clock卻是不嚴(yán)格的，比如高電平....
關(guān)于DDR3地址的容量計(jì)算
bank是存儲(chǔ)庫(kù)的意思，也就是說，一塊內(nèi)存內(nèi)部劃分出了多個(gè)存儲(chǔ)庫(kù)，訪問的時(shí)候指定存儲(chǔ)庫(kù)編號(hào)，就可以訪....
編輯與改寫IP核源文件的方法
有些時(shí)候，根據(jù)設(shè)計(jì)需求可能會(huì)想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC....
在工程中學(xué)習(xí)到的各種時(shí)序約束技巧
推薦使用Xilinx language templates的代碼塊，這里的代碼能夠綜合出正確且結(jié)構(gòu)簡(jiǎn)....
m序列簡(jiǎn)介及性質(zhì)說明
m序列是目前廣泛應(yīng)用的一種偽隨機(jī)序列，其在通信領(lǐng)域有著廣泛的應(yīng)用，如擴(kuò)頻通信，衛(wèi)星通信的碼分多址，數(shù)....
FIFO的使用介紹
FIFO的使用非常廣泛，一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，或者用于不同數(shù)據(jù)寬度之間的數(shù)據(jù)匹配。在實(shí)際....
CAN總線為什么要有兩個(gè)120Ω的終端電阻
高速CAN所加的兩個(gè)120歐的電阻實(shí)際上模擬的是線束連接無窮遠(yuǎn)的時(shí)候在傳輸線上產(chǎn)生的特性阻抗（而不是....
時(shí)鐘周期約束詳細(xì)介紹
時(shí)鐘周期約束：?時(shí)鐘周期約束，顧名思義，就是我們對(duì)時(shí)鐘的周期進(jìn)行約束，這個(gè)約束是我們用的最多的約束了....
PCIe的DMA介紹
DMA(Direct Memory Access)，直接內(nèi)存訪問，在該模式下，數(shù)據(jù)傳送不是由CPU負(fù)....
跨時(shí)鐘域信號(hào)處理問題
如果在后一級(jí)的判斷電路把低于VOL電壓判斷為0，把高于VOH的電壓判斷為1，那么在輸入VIL–VLH....
DC-SCM是什么 為什么要使用DC-SCM
DC-SCM是OCP硬件管理項(xiàng)目的一個(gè)子項(xiàng)目。DC-SCM實(shí)施模塊化服務(wù)器管理，包含了已存儲(chǔ)在典型處....
FPGA中實(shí)現(xiàn)對(duì)數(shù)運(yùn)算的方法
下面介紹使用IP核floating-point來計(jì)算對(duì)數(shù)，該IP計(jì)算對(duì)數(shù)時(shí)，計(jì)算的是Ln（A）（A是....
DDR3約束規(guī)則與IP核時(shí)鐘需求
FPGA端掛載DDR時(shí)，對(duì)FPGA引腳的約束和選擇并不是隨意的，有一定的約束規(guī)則，一般可以通過利用v....
一文詳解Xilin的FPGA時(shí)鐘結(jié)構(gòu)
?xilinx 的 FPGA 時(shí)鐘結(jié)構(gòu)，7 系列 FPGA 的時(shí)鐘結(jié)構(gòu)和前面幾個(gè)系列的時(shí)鐘結(jié)構(gòu)有了很....
PCIe與PCI之間的區(qū)別
PCIe（Peripheral Component Interconnect Express）是繼I....
鎖相環(huán)的一些概念
鎖相環(huán)的鎖定是指鎖相環(huán)的輸出頻率等于輸入頻率，而輸出信號(hào)的相位跟隨輸入信號(hào)的變化而變化。
小編科普一下關(guān)于鎖相環(huán)的一些概念
捕獲，是指從輸入信號(hào)加到鎖相環(huán)輸入端開始開始，一直到環(huán)路達(dá)到鎖定的全過程。
如何得到LUT與REG的使用比例
一、如何得到LUT與REG的使用比例 riple 我們先看一個(gè)FPGA工程的編譯結(jié)果報(bào)告： 在這個(gè)報(bào)....
三種高速乘法器實(shí)現(xiàn)原理
隨著3G技術(shù)的發(fā)展，關(guān)于圖像、語音、加密等數(shù)字信號(hào)處理技術(shù)隨處可見，而且信號(hào)處理的實(shí)時(shí)性也要求越高。....
硬件中常見的基本存儲(chǔ)元件的定義
鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能....
Vivado使用技巧時(shí)鐘的基礎(chǔ)知識(shí)
波形（waveform）以列表的形式給出，表中包含上升沿和下降沿在周期中的絕對(duì)時(shí)間，以ns為單位；第....
Vivado設(shè)計(jì)約束功能概述
XDC約束可以用一個(gè)或多個(gè)XDC文件，也可以用Tcl腳本實(shí)現(xiàn)；XDC文件或Tcl腳本都要加入到工程的....
LVDS電平以及LVDS25電平能否約束到這個(gè)BANK上呢？
當(dāng)兩個(gè)banks的I/O口作為L(zhǎng)VDS電平時(shí)，HR banks的I/O電壓VCCO只能為2.5V，H....
xilinx core generator里面的block ram介紹
CORE Generator里有很多的IP核，適合用于各方面的設(shè)計(jì)。一般來說，它包括了：基本模塊，通....
D觸發(fā)器為什么能對(duì)數(shù)據(jù)延遲一個(gè)時(shí)鐘周期
D觸發(fā)器在FPGA里用得很多，但我經(jīng)常無法理解D觸發(fā)器為什么能對(duì)數(shù)據(jù)延遲一個(gè)時(shí)鐘周期（打一拍）。下面....
詳解邏輯單元的內(nèi)部結(jié)構(gòu)
邏輯單元（Logic Element，LE）在FPGA器件內(nèi)部，用于完成用戶邏輯的最小單元。一個(gè)邏輯....
RapidIO：一種高性能、 低引腳數(shù)、 基于數(shù)據(jù)包交換的互連體系結(jié)構(gòu)
PCI是廣泛用于計(jì)算機(jī)內(nèi)器件互連的技術(shù)。傳統(tǒng)PCI技術(shù)也采樣類似于上述存儲(chǔ)器接口的并行總線方式，如T....
工商網(wǎng)監(jiān)