一区二区三区三上|欧美在线视频五区|国产午夜无码在线观看视频|亚洲国产裸体网站|无码成年人影视|亚洲AV亚洲AV|成人开心激情五月|欧美性爱内射视频|超碰人人干人人上|一区二区无码三区亚洲人区久久精品

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

ZYNQ

文章:52 被閱讀:17.1w 粉絲數(shù):7 關(guān)注數(shù):0 點(diǎn)贊數(shù):0

廣告

什么是IPSec?IPSEC協(xié)議簇安全框架介紹

IPSec(Internet Protocol Security):是一組基于網(wǎng)絡(luò)層的,應(yīng)用密碼學(xué)的....
的頭像 ZYNQ 發(fā)表于 04-12 10:05 ?4122次閱讀

LVDS高速ADC接口, xilinx FPGA實(shí)現(xiàn)

使用的AD芯片是ADI的AD9653,125M16bit高精度高速ADC,用到的采樣速率是80M。其....
的頭像 ZYNQ 發(fā)表于 04-03 10:28 ?7141次閱讀

在FPGA上實(shí)現(xiàn)一個(gè)模塊,求32個(gè)輸入中的最大值和次大值

從算法本身來(lái)看,找最大值和次大值的過(guò)程很簡(jiǎn)單;通過(guò)兩次遍歷:第一次求最大值,第二次求次大值; 算法復(fù)....
的頭像 ZYNQ 發(fā)表于 03-31 11:18 ?1426次閱讀

基于XILINX FPGA的硬件設(shè)計(jì)總結(jié)之PCIE硬件設(shè)計(jì)避坑

一個(gè)GT Quad由四個(gè)GT車道組成。為PCIe IP選擇GT Quads時(shí),Xilinx建議您在最....
的頭像 ZYNQ 發(fā)表于 03-30 09:41 ?4491次閱讀

Verilog HDL鎖存器實(shí)現(xiàn)

input C,S, //Set Q to 1, Clear Q to 0
的頭像 ZYNQ 發(fā)表于 03-06 15:46 ?1502次閱讀

FPGA編程語(yǔ)言——verilog語(yǔ)法詳解

一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的,每一個(gè)模....
的頭像 ZYNQ 發(fā)表于 02-02 10:03 ?11717次閱讀

關(guān)于達(dá)摩院《2023十大科技趨勢(shì)》的詳細(xì)解讀

Chiplet 是硅片級(jí)別的“解構(gòu) - 重構(gòu) - 復(fù)用”,它把傳統(tǒng)的 SoC 分解為多個(gè)芯 粒模塊,....
的頭像 ZYNQ 發(fā)表于 01-13 09:18 ?1205次閱讀

通過(guò)Verilog實(shí)現(xiàn)對(duì)一個(gè)頻率的任意占空比的任意分頻

在verilog程序設(shè)計(jì)中,我們往往要對(duì)一個(gè)頻率進(jìn)行任意分頻,而且占空比也有一定的要求這樣的話,對(duì)于....
的頭像 ZYNQ 發(fā)表于 01-05 09:33 ?3269次閱讀

華為天才少年稚暉君確認(rèn)離職 或開(kāi)啟機(jī)器人創(chuàng)業(yè)

有傳言稱華為天才少年“稚暉君”離職,而且在華為內(nèi)部心聲社區(qū),稚暉君工號(hào)已無(wú)法搜到,12月27日,其本....
的頭像 ZYNQ 發(fā)表于 12-27 16:07 ?1829次閱讀

代碼編寫(xiě)中verilog的設(shè)計(jì)規(guī)范

在testbench中避免使用絕對(duì)的時(shí)間,如#20,#15或#(CYC+15)等,應(yīng)該在文件前面使用....
的頭像 ZYNQ 發(fā)表于 11-25 09:26 ?1577次閱讀

verilog語(yǔ)言編寫(xiě)規(guī)范

本規(guī)范的目的是提高書(shū)寫(xiě)代碼的可讀性 可修改性 可重用性 優(yōu)化代碼綜合和仿真的結(jié) 果 指導(dǎo)設(shè)計(jì)工程師使....
的頭像 ZYNQ 發(fā)表于 11-23 17:28 ?1523次閱讀

FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧和基本知識(shí)

反之,如果一個(gè)設(shè)計(jì)的時(shí)序要求很高,普通方法達(dá)不到設(shè)計(jì)頻率,那么可以通過(guò)數(shù)據(jù)流串并轉(zhuǎn)換,并行復(fù)制多個(gè)操....
的頭像 ZYNQ 發(fā)表于 11-17 10:38 ?1185次閱讀

2022年國(guó)內(nèi)外芯片發(fā)展情況及差距分析

芯片行業(yè)的設(shè)計(jì)領(lǐng)域,指的是規(guī)格制定、架構(gòu)設(shè)計(jì)到tape-out的所有流程。 tape out,指提交....
的頭像 ZYNQ 發(fā)表于 11-15 09:51 ?15796次閱讀

AMD ZEN 4架構(gòu)的前端內(nèi)存子系統(tǒng)及AVX-512的深度解讀

遷移到新的制程節(jié)點(diǎn)涉及工作量和風(fēng)險(xiǎn)。英特爾通過(guò)眾所周知的“Tick-Tock”策略降低了這種風(fēng)險(xiǎn)。每....
的頭像 ZYNQ 發(fā)表于 11-14 09:26 ?4025次閱讀

Verilog常用基礎(chǔ)語(yǔ)法全梳理

主要有三種最基本的功能定義方法,分別是always,assign,initial。一個(gè)module里....
的頭像 ZYNQ 發(fā)表于 11-10 10:05 ?4968次閱讀

ZYNQ的時(shí)鐘管理系統(tǒng)和配置方法

PS_CLK:系統(tǒng)晶振的時(shí)鐘,這個(gè)是PS端的的時(shí)鐘來(lái)源,經(jīng)過(guò)一個(gè)叫PLL的鎖相環(huán)功能部件,輸出到AR....
的頭像 ZYNQ 發(fā)表于 11-01 09:18 ?9956次閱讀

時(shí)鐘設(shè)計(jì)技巧

時(shí)鐘信號(hào)在很大程度上決定了整個(gè)設(shè)計(jì)的性能和可靠性,盡量避免使用FPGA內(nèi)部邏輯產(chǎn)生的時(shí)鐘,因?yàn)樗苋?...
的頭像 ZYNQ 發(fā)表于 10-26 09:04 ?1566次閱讀

Zynq在非JTAG模式下的啟動(dòng)配置流程

在無(wú) JTAG 的模式下,Zynq 是通過(guò)片上CPU完成對(duì)芯片的配置,也就是PS和PL的配置是通過(guò) ....
的頭像 ZYNQ 發(fā)表于 10-19 09:11 ?1665次閱讀

怎樣去配置ZYNQ空間的詳細(xì)地址呢

然后從FFFC_0000開(kāi)始的256KB中分配給OCM(OCM分配方式有兩種,后面會(huì)說(shuō)到)。
的頭像 ZYNQ 發(fā)表于 10-18 15:22 ?3836次閱讀

zynq 7000系列三個(gè)命令的簡(jiǎn)單介紹

目前我在我的zynq 開(kāi)發(fā)版上測(cè)試,成功將根文件系統(tǒng)擴(kuò)容到336M,至于為什么只能擴(kuò)容到336M,暫....
的頭像 ZYNQ 發(fā)表于 10-17 09:19 ?2034次閱讀

使用軟件及開(kāi)發(fā)板版本遇到的問(wèn)題

這里是vitis 2017版和2020版本的一個(gè)不同。2017版本是直接從vivado的 File-....
的頭像 ZYNQ 發(fā)表于 10-11 09:13 ?4392次閱讀

基于vivado2017版本開(kāi)發(fā)軟件的問(wèn)題記錄

‘could not find ARM’ 是JTAG的問(wèn)題,一般Vivado自動(dòng)下載驅(qū)動(dòng),若有需要安....
的頭像 ZYNQ 發(fā)表于 10-11 09:08 ?4381次閱讀