在芯片的生產(chǎn)，制造，測(cè)試，存儲(chǔ)，運(yùn)輸，裝配及使用等過(guò)程中，都會(huì)產(chǎn)生大量的靜電荷，靜電放電(ESD, Electrostatic Discharge)現(xiàn)象無(wú)處不在。隨著器件特征尺寸的降低和電路復(fù)雜化的提升，靜電放電問(wèn)題也逐漸成為集成電路中非常重要的可靠性問(wèn)題之一。

下面小編就給大家簡(jiǎn)單科普一下靜電放電的基本概念、模型、測(cè)試方法以及常用于I/O接口的靜電防護(hù)器件和電路。

靜電放電的基本概念

靜電放電現(xiàn)象指的是芯片在制造，運(yùn)輸，使用的過(guò)程中都會(huì)積累的電荷，這些電荷可以通過(guò)芯片引腳進(jìn)入電路內(nèi)部，瞬間產(chǎn)生高達(dá)數(shù)安的電流，從而將芯片燒毀。

靜電放電產(chǎn)生的失效機(jī)制主要有兩種，一種是熱擊穿，一種是電擊穿。產(chǎn)生熱擊穿的根本原因是ESD脈沖產(chǎn)生了瞬間大電流，這時(shí)因?yàn)?a target="_blank">半導(dǎo)體組件的熱傳導(dǎo)特性都不是很好，由ESD電流所產(chǎn)生的大量熱量使得溫度上升，而由于ESD現(xiàn)象所發(fā)生的時(shí)間非常短暫，所以此過(guò)程中產(chǎn)生的熱量很難被泄放。產(chǎn)生電擊穿的根本原因是大電場(chǎng)所引起的介質(zhì)擊穿，這種情況經(jīng)常發(fā)生在MOSFET的柵氧處。知道了產(chǎn)生ESD損害的原因，我們?cè)贓SD防護(hù)設(shè)計(jì)中就需要處理大電流和高電壓的問(wèn)題。因此，片上ESD防護(hù)的原則有以下兩條：一是通過(guò)低阻通道安全泄放ESD電流，二是將電壓鉗在一個(gè)較低的水平。

靜電放電模型

ESD事件依據(jù)靜電放電產(chǎn)生原因及其對(duì)集成電路放電方式的不同可分成以下四類模型：

(1)人體放電模型(HBM, Human-Body Model)

(2)機(jī)器放電模型(MM, Machine Model)

(3)器件充電模型(CDM, Charged-Device Model)

(4)電場(chǎng)感應(yīng)模型(FIM, Field-Induced Model)

以最為人熟知也最常用的人體放電模型(HBM)為例來(lái)介紹下ESD模型的概念。如圖1所示，HBM模型是指通過(guò)接觸芯片，人體上由于摩擦或其他因素所積累的靜電從芯片內(nèi)流過(guò)泄放至地，放電時(shí)間只有幾百納秒，而瞬間的放電電流可達(dá)到數(shù)安培，從而足以將芯片內(nèi)部的組件燒毀。對(duì)于一般商用芯片標(biāo)準(zhǔn)2KV 靜電防護(hù)電壓而言，其對(duì)應(yīng)的瞬間放電電流最大值可達(dá)到1.33A。

靜電防護(hù)器件的常用測(cè)試方法

傳輸線脈沖測(cè)試(TLP, Transmission Line Pulse)是測(cè)量ESD防護(hù)元件的I-V特性曲線的一種方法，通過(guò)恒定阻抗傳輸線所生成的短脈沖用來(lái)模擬ESD脈沖，作用在防護(hù)器件上。

通過(guò)傳輸線可以產(chǎn)生ESD電流脈沖從而對(duì)ESD器件進(jìn)行測(cè)試。在傳輸線脈沖測(cè)試中，傳輸線由電壓源充電，然后向器件輸入矩形脈沖電流。TLP測(cè)試的脈沖寬度與傳輸速度和傳輸線長(zhǎng)度有關(guān)。在TLP測(cè)試方法中，脈沖寬度的選擇基于HBM模型，這種表征方法對(duì)于器件的導(dǎo)通特性提供了一個(gè)較為精確的估計(jì)，在二次擊穿點(diǎn)前的TLP測(cè)試曲線可以很好地表征器件在ESD壓力下的狀態(tài)。

圖2描繪的是在TLP脈沖下，待測(cè)器件的I-V特性曲線。該曲線中包含三個(gè)較為關(guān)鍵的技術(shù)指標(biāo)，分別是觸發(fā)電壓Vt1，維持電壓Vh，以及二次擊穿電流It2。而這三點(diǎn)也限制了ESD設(shè)計(jì)窗口。觸發(fā)電壓需要小于內(nèi)部電路的柵氧擊穿電壓以保證電路不受ESD影響，維持電壓需要大于內(nèi)部電路的工作電壓以避免閂鎖問(wèn)題，而二次擊穿電流則決定了靜電防護(hù)器件的最高耐壓值，表征了器件的防護(hù)等級(jí)。

圖2 ESD器件的I-V特性曲線

常見I/O接口的ESD防護(hù)器件及電路

對(duì)于IC設(shè)計(jì)來(lái)說(shuō)，有效地設(shè)置片上ESD防護(hù)結(jié)構(gòu)是最有效的方法。早期,齊納二極管被廣泛應(yīng)用到ESD保護(hù)上，而后，隨著對(duì)ESD防護(hù)要求的提高，其他的ESD防護(hù)結(jié)構(gòu)應(yīng)運(yùn)而生，比如BJT結(jié)構(gòu)，MOS結(jié)構(gòu)，可控硅(SCR, Silicon Controlled Rectifier)結(jié)構(gòu)，以及其他雙向防護(hù)器件。

在芯片的I/O接口需要設(shè)置ESD防護(hù)器件和電路以確保當(dāng)ESD事件到來(lái)時(shí)能夠進(jìn)行有效的電流泄放，并且將電壓鉗制在一定的水平。下面簡(jiǎn)要介紹I/O接口中常用的ESD防護(hù)器件及電路。

(1)結(jié)型二極管是最原始的ESD防護(hù)結(jié)構(gòu)，由于其簡(jiǎn)單高效，目前仍被廣泛使用。以齊納二極管為例，其正向偏置和反向偏置均可以用作ESD防護(hù)，典型電路如圖3。因?yàn)槎O管的正向開啟電壓較低，單一的正向二極管一般不能夠單獨(dú)使用，取而代之的是二極管鏈，但是這樣又會(huì)引起達(dá)林頓效應(yīng)。相比較來(lái)說(shuō)，反向的二極管則更為簡(jiǎn)單和實(shí)用。將二極管應(yīng)用到ESD防護(hù)中的優(yōu)勢(shì)是其可以加入到電路仿真當(dāng)中。

圖3 應(yīng)用到I/O口的二極管ESD防護(hù)器件

?(2)雙極結(jié)型晶體管(BJT)利用其回滯模型進(jìn)行ESD防護(hù)，典型的防護(hù)電路如圖4。當(dāng)正向的ESD脈沖加在I/O接口時(shí)，BJT Q1的集電結(jié)反偏直至擊穿，當(dāng)電阻R上的壓降達(dá)到足夠大時(shí)，發(fā)射結(jié)開啟，Q1導(dǎo)通。此時(shí)集電極處的電壓VC下降，Q1進(jìn)入到回滯區(qū)域，低阻泄放通道產(chǎn)生，安全泄放ESD電流。同時(shí)I/O接口處電壓被鉗制在較低的維持電壓。

圖4? 應(yīng)用到I/O口的BJT ESD防護(hù)器件

?(3)最簡(jiǎn)單的MOS類ESD防護(hù)器件是柵接地NMOS結(jié)構(gòu)(ggNMOS, Gate Grounded NMOS)，其中漏極接I/O接口，源極、柵極和襯底都接地。其ESD防護(hù)性能由其寄生的NPN三極管決定，其柵接地的主要原因就是確保ESD防護(hù)結(jié)構(gòu)在正常的工作情況下沒(méi)有泄漏電流。圖5是典型的MOS類ESD防護(hù)器件應(yīng)用到芯片的I/O接口圖，其中I/O口到VDD之間使用了gdPMOS器件。gdPMOS器件和ggNMOS器件的原理相似，只是它利用其內(nèi)部的寄生PNP三極管進(jìn)行電流泄放。

圖5? 應(yīng)用到I/O口的MOS類ESD防護(hù)器件

?(4)常用的ESD防護(hù)結(jié)構(gòu)還包括RC觸發(fā)的NMOS結(jié)構(gòu)(GCNMOS, Gate?Coupled NMOS)。該結(jié)構(gòu)利用電容耦合的方法降低了器件的觸發(fā)電壓，并且有利于器件的均勻?qū)?。根?jù)不同的情況可以在RC觸發(fā)電路和NMOS的柵極之間加入反向器構(gòu)成GDNMOS(Gate?Driven NMOS)結(jié)構(gòu)，但是該結(jié)構(gòu)觸發(fā)電路占用過(guò)多的版圖面積這一缺點(diǎn)也不容忽視。

圖6? 應(yīng)用到I/O口的RC觸發(fā)的MOS結(jié)構(gòu)


審核編輯：劉清