AD9641是一款14位、80 MSPS/155 MSPS模數(shù)轉(zhuǎn)換器(ADC)，配有一個高速串行輸出接口，旨在為高性能、低成本、小尺寸、多功能通信應(yīng)用提供解決方案。JESD204A高速串行接口可降低電路板布線要求，并減少接收器件所需的引腳數(shù)量。
這款A(yù)DC內(nèi)核采用多級、差分流水線架構(gòu)，并集成了輸出糾錯邏輯。該ADC具有寬帶寬、差分采樣保持模擬輸入放大器，支持用戶可選的各種輸入范圍。集成基準(zhǔn)電壓源可簡化設(shè)計。占空比穩(wěn)定器(DCS)可用來補(bǔ)償ADC時鐘占空比的波動，使轉(zhuǎn)換器保持出色的性能。
ADC輸出數(shù)據(jù)直接送至JESD204A串行輸出端口。該輸出處于CML電平。該器件提供CMOS或LVDS同步輸入(DSYNC)。
需要時，靈活的掉電選項(xiàng)可以明顯降低功耗。
設(shè)置與控制的編程利用三線式SPI兼容型串行接口來完成。
AD9641采用32引腳LFCSP封裝，額定溫度范圍為?40°C至+85°C工業(yè)溫度范圍。
應(yīng)用
- 通信 - 分集無線電系統(tǒng)q - 多模式數(shù)字接收機(jī)（3G與4G）
GSM、EDGE、W-CDMA、LTE、
CDMA2000、WiMAX、TD-SCDMA
- 智能天線系統(tǒng)
- 通用軟件無線電
- 寬帶數(shù)據(jù)應(yīng)用
- 超聲設(shè)備
產(chǎn)品特色
1.用戶可利用片內(nèi)PLL提供一個ADC采樣時鐘。PLL將ADC采樣時鐘倍增以產(chǎn)生相應(yīng)的JESD204A數(shù)據(jù)速率時鐘。
2.可配置的JESD204A輸出模塊支持最高達(dá)1.6 Gbps的編碼數(shù)據(jù)速率。
3.取得專利的差分輸入在最高至250 MHz的輸入頻率下仍保持出色的信噪比(SNR)性能。
4.采用1.8 V單電源供電。
- JESD204A 編碼串行數(shù)字輸出
- 信噪比(SNR)：73.7 dBFS（70 MHz、80MSPS）
- 信噪比(SNR)：72.8 dBFS（70 MHz、155MSPS）
- 無雜散動態(tài)范圍(SFDR)：94 dBc（70 MHz、80 MSPS）
- 無雜散動態(tài)范圍(SFDR)：90 dBc（70 MHz、155 MSPS）低功耗：238 mW（80 MSPS、1.8 V電源供電）
- 低功耗：238 mW（80 MSPS）、313mW（155 MSPS）
- 1.8 V電源供電
- 1至8整數(shù)輸入時鐘分頻器
- 中頻采樣頻率達(dá)250 MHz
AD9684
AD9655
AD9690-1000
AD9690-500
AD8285
AD9234-1000
AD9234-500
AD9625-2000
AD9625-2500
AD9625-2600
AD9652
AD9680-1000
AD9680-1250
AD9680-500
AD9680-820
AD9656
AD9249
AD9671
AD9675
AD9681
AD9674
AD9683-170
