關(guān)于FPGA中跨時鐘域的問題分析

跨時鐘域問題（CDC，Clock Domain Crossing ）是多時鐘設(shè)計中的常見現(xiàn)象。在FPGA領(lǐng)域，互動的異步時鐘域的數(shù)量急劇增加。通常不止數(shù)百個，而是超過一千個時鐘域。讓我們來評估為什么跨時鐘域問題（CDC，Clock Domain Crossing ）是一個長期存在的問題，它的影響以及可用的補救指導(dǎo)原則來確保FPGA設(shè)計的可靠性。

只要數(shù)據(jù)從由一個時鐘驅(qū)動的觸發(fā)器傳輸?shù)接闪硪粋€時鐘驅(qū)動的觸發(fā)器，就會發(fā)生跨時鐘域問題（CDC，Clock Domain Crossing ）的問題。 CDC問題可能會導(dǎo)致ASIC和FPGA器件出現(xiàn)大量故障。 CDC的后果是亞穩(wěn)態(tài)效應(yīng)，導(dǎo)致功能性非確定性（下游數(shù)據(jù)的不可預(yù)測性，并且這中現(xiàn)象也有可能會導(dǎo)致數(shù)據(jù)丟失）或者出現(xiàn)數(shù)據(jù)不一致性的現(xiàn)象（當(dāng)CDC在總線信號的子集上跨域發(fā)送的延遲等待時間，導(dǎo)致出現(xiàn)不一致的捕獲事件）。

通過并行切換輸入數(shù)據(jù)和采樣時鐘（在上圖中底層門電路的并行切換窗引入泄漏電流），任何觸發(fā)器都可以進入這種狀態(tài)。減緩亞穩(wěn)效應(yīng)的已知方法是使用同步器。同步器可以定義為對異步信號進行采樣并輸出與本地采樣時鐘同步的推導(dǎo)信號的邏輯實體。它通常不合成，而是在設(shè)計中預(yù)先實例化或呈現(xiàn)為宏形式。一個好的同步器應(yīng)該是可靠的，具有低延遲，低功耗和低面積的影響。同步器最簡單的實現(xiàn)是使用兩個背靠背的觸發(fā)器。第一個觸發(fā)器將異步輸入信號采樣到新的時鐘域，并等待整個時鐘周期以允許任何亞穩(wěn)態(tài)穩(wěn)定下來。第一級的輸出信號被同一時鐘采樣送到第二級觸發(fā)器中以產(chǎn)生穩(wěn)定而同步的輸出。

數(shù)據(jù)同步器 - 有兩種基本方法可用于通過時鐘域邊界傳輸數(shù)據(jù)信號。第一種基于接收域中的使能控制數(shù)據(jù)捕獲，第二種基于使用雙端口FIFO順序?qū)?shù)據(jù)寫入和讀取?；诳刂频臄?shù)據(jù)同步器 - 在這種類型的同步器中，使能信號負(fù)責(zé)通知接收域數(shù)據(jù)是穩(wěn)定的并且可以被捕獲。發(fā)送器負(fù)責(zé)在數(shù)據(jù)使能有效期間內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)定。接收數(shù)據(jù)捕獲期間所有數(shù)據(jù)位的穩(wěn)定性保證了亞穩(wěn)態(tài)效應(yīng)的不存在以及能進行正確的數(shù)據(jù)捕獲。

為了實現(xiàn)安全的數(shù)據(jù)采集，基于控制的數(shù)據(jù)同步器應(yīng)該使發(fā)送器數(shù)據(jù)穩(wěn)定，不僅在使能信號斷言（assertion）期間，而且還包括數(shù)據(jù)建立/保持裕量以保持穩(wěn)定。這是防止數(shù)據(jù)捕獲過程中出現(xiàn)故障的關(guān)鍵。這種方式被用于基于握手的數(shù)據(jù)同步器中。

基于FIFO的數(shù)據(jù)同步器- 基于控制的數(shù)據(jù)同步器具有有限的帶寬，而基于FIFO的數(shù)據(jù)同步器可以增加整個接口的帶寬并保持可靠地通信。它還允許通過時鐘域邊界進行快速地數(shù)據(jù)通信。使用發(fā)送器時鐘將數(shù)據(jù)壓入FIFO，并使用接收器時鐘從FIFO中取出數(shù)據(jù)。 FIFO_FULL控制信號管理驅(qū)動器寫入頻率，而FIFO_EMPTY控制接收器讀取頻率。

復(fù)位同步器 - 復(fù)位信號必須在解除斷言（assertion）階段同步，以防止寄存器以損壞的值進入亞穩(wěn)態(tài)。復(fù)位信號邊沿可以同步（完全同步）或者只有一個（部分同步）。具有異步復(fù)位的時序元件可能會收到全部或者部分同步復(fù)位信號，但是針對具有同步復(fù)位的順序元件應(yīng)該使用完全復(fù)位同步器。FPGA設(shè)計中的同步器

在FPGA設(shè)計中，在實現(xiàn)同步器時應(yīng)遵守一些安全準(zhǔn)則：避免使用半周期同步器，它通常依賴于第二階段觸發(fā)器使用反向時鐘邊沿，因此它為時鐘實現(xiàn)增加了額外的資源和復(fù)雜性。

觸發(fā)器（flip-flops）（稱為NDFF，表示2個或更多觸發(fā)器）應(yīng)僅使用來自觸發(fā)器FPGA資源，并應(yīng)在合成過程中保留和不觸被觸發(fā)，包括無邊界重定時。對于CDC優(yōu)選使用亞穩(wěn)態(tài)硬化宏。不允許移位寄存器或者BRAM，因為它們可能會導(dǎo)致故障。 NDFF的放置應(yīng)位于同一片內(nèi)，以盡量減少觸發(fā)器間的傳播延遲，從而減少潛在的亞穩(wěn)效應(yīng)。

在時序關(guān)鍵的高速FPGA設(shè)計中，關(guān)鍵是要避免在控制或者數(shù)據(jù)CDC上使用組合邏輯。由于這個原因，應(yīng)該避免基于多路復(fù)用器的數(shù)據(jù)同步器。不應(yīng)在同步器階段或者CDC之間注入組合邏輯。即使在一個或多個寄存器階段之后，也要確保接收域中沒有時鐘再收斂。也可以使用符合數(shù)據(jù)傳輸速度需求的同步器。對于IP開發(fā)人員來說，最好在IP設(shè)計中包含CDC轉(zhuǎn)換，避免功能塊之外的不受控制的數(shù)據(jù)延遲。

基于FPGA的供應(yīng)商（賽靈思，英特爾）流使用屬性保留用于指示NDFF觸發(fā)器結(jié)構(gòu)。該屬性將根據(jù)流程中的基礎(chǔ)工具的提示作出相應(yīng)的反應(yīng)。它會觸發(fā)綜合工具在同步觸發(fā)器上應(yīng)用“dont_touch”，并指示放置工具將這些觸發(fā)器放置在靠近一個切片的位置，盡管不一定要在切片中執(zhí)行所有的同步器。將關(guān)鍵的SDC約束（如set_max_delay）而不是set_false_path應(yīng)用于接口的CDC相關(guān)的時序路徑中。下游工具對屬性的響應(yīng)方式也有所不同，例如根據(jù)所使用的供應(yīng)商解決方案的不同X狀態(tài)生成處理。時序分析也需要通過設(shè)置適當(dāng)?shù)募s束來考慮從上游驅(qū)動器觸發(fā)器到該NDFF結(jié)構(gòu)的路徑。

對于非時序關(guān)鍵的FPGA設(shè)計，使用BRAM而不是驅(qū)動觸發(fā)器陣列，直接連接到另一個時鐘域的接收觸發(fā)器中。為了避免在數(shù)據(jù)傳輸過程中出現(xiàn)毛刺，BRAM的輸出在啟用信號斷言（assertion）期間應(yīng)保持穩(wěn)定（建立和保持足夠的余量）。

內(nèi)置FIFO生成器，例如Xilinx的LogicCORE IP FIFO Generator，可用于實現(xiàn)安全的基于FIFO的FPGA數(shù)據(jù)同步器。生成的FIFO應(yīng)配置獨立的時鐘進行讀寫操作。對于定制的FIFO，重要的是檢查跨越時鐘域的讀寫指針是否被正確編碼，只有一個位改變時間（就像Greycode一樣）并通過斷言（assertion）進行驗證。

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2020-08-17 07:48:54

在FPGA復(fù)位電路中產(chǎn)生亞穩(wěn)態(tài)的原因

異步元件，亞穩(wěn)態(tài)就是無法避免的，亞穩(wěn)態(tài)主要發(fā)生在異步信號檢測、跨時鐘域信號傳輸以及復(fù)位電路等常用設(shè)計中。03 亞穩(wěn)態(tài)危害由于產(chǎn)生亞穩(wěn)態(tài)后，寄存器 Q 端輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一

2020-10-19 10:03:17

多時鐘域數(shù)據(jù)傳遞的Spartan-II FPGA實現(xiàn)

采用FPGA來設(shè)計一款廣泛應(yīng)用于計算機、Modem、數(shù)據(jù)終端以及許多其他數(shù)字設(shè)備之間的數(shù)據(jù)傳輸?shù)膶Ｓ卯惒讲⑿型ㄐ沤涌谛酒?，實現(xiàn)了某一時鐘域(如66 MHz)的8位并行數(shù)據(jù)到另一低時鐘域(如40 MHz)16

2011-09-07 09:16:40

多時鐘域的設(shè)計和綜合技巧系列

時鐘）的邏輯。在真正的ASIC設(shè)計領(lǐng)域，單時鐘設(shè)計非常少。2、控制信號從快時鐘域同步到慢時鐘域與同步器相關(guān)的一個問題是來自發(fā)送時鐘域的信號可能在被慢時鐘域采樣之前變化。將慢時鐘域的控制信號同步到快時鐘域

2022-04-11 17:06:57

大型設(shè)計中FPGA的多時鐘設(shè)計策略

本帖最后由 mingzhezhang 于 2012-5-23 20:05 編輯大型設(shè)計中FPGA的多時鐘設(shè)計策略利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重

2012-05-23 19:59:34

如何利用NoC資源去支撐FPGA中的創(chuàng)新設(shè)計

interconnect模塊，同時需要有跨時鐘域的邏輯去將每個GDDR6用戶接口時鐘轉(zhuǎn)換到邏輯主時鐘。除了圖1中的8個讀寫模塊外，紅色區(qū)域的邏輯都需要用FPGA的可編程邏輯去實現(xiàn)。圖1 傳統(tǒng)FPGA實現(xiàn)架構(gòu)對于AXI

2020-10-20 09:54:00

如何處理好FPGA設(shè)計中跨時鐘域問題？

跨時鐘域處理是 FPGA 設(shè)計中經(jīng)常遇到的問題，而如何處理好跨時鐘域間的數(shù)據(jù)，可以說是每個 FPGA 初學(xué)者的必修課。如果是還在校生，跨時鐘域處理也是面試中經(jīng)常常被問到的一個問題。這里主要介紹三種跨

2020-09-22 10:24:55

如何處理好FPGA設(shè)計中跨時鐘域間的數(shù)據(jù)

跨時鐘域處理是FPGA設(shè)計中經(jīng)常遇到的問題，而如何處理好跨時鐘域間的數(shù)據(jù)，可以說是每個FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時鐘域處理也是面試中經(jīng)常常被問到的一個問題。在本篇文章中，主要

2021-07-29 06:19:11

如何處理好跨時鐘域間的數(shù)據(jù)呢

跨時鐘域處理是什么意思？如何處理好跨時鐘域間的數(shù)據(jù)呢？有哪幾種跨時鐘域處理的方法呢？

2021-11-01 07:44:59

學(xué)習(xí)FPGA的心得

部分的輸入盡量少;4,CPLD設(shè)計可以假定延時很小,FPGA設(shè)計延時是一定要考慮的;5,跨時鐘域(哪怕是同一個PLL產(chǎn)生的不同時鐘)時,一定要用高速時鐘把低速信號打一下,可以大大提高系統(tǒng)延時特性;6

2012-11-02 17:47:47

異步信號的處理真的有那么神秘嗎

說到異步時鐘域的信號處理，想必是一個FPGA設(shè)計中很關(guān)鍵的技術(shù)，也是令很多工程師對FPGA望而卻步的原因。但是異步信號的處理真的有那么神秘嗎？那么就讓特權(quán)同學(xué)和你一起慢慢解開這些所謂的難點

2021-11-04 08:03:03

怎么將信號從一個時鐘域傳遞到另一個時鐘域

親愛的朋友們，我有一個多鎖設(shè)計。時鐘為50MHz，200MHz和400Mhz。如果僅使用400MHz時鐘并使用時鐘使能產(chǎn)生200Mhz和50Mhz時鐘域?，F(xiàn)在我需要將信號從一個時鐘域傳遞到另一個

2019-03-11 08:55:24

探尋FPGA中三種跨時鐘域處理方法

2020-10-20 09:27:37

深入淺出玩轉(zhuǎn)fpga PDF教程和光盤資源

設(shè)計思想及工程應(yīng)用　　筆記8 基于FPGA的跨時鐘域信號處理　　筆記9 經(jīng)驗點滴　　第三部分仿真測試　　筆記10 簡單的Testbench設(shè)計　　筆記11 Testbench書寫技巧　　筆記

2012-02-27 10:45:37

混合域示波器

混合域示波器http://www.gooxian.com/(MDO)把RF頻譜分析儀與MSO或DPO結(jié)合在一起，實現(xiàn)從數(shù)字域、模擬域到RF域的信號相關(guān)視圖。例如，MDO可以査看嵌入式設(shè)計內(nèi)部協(xié)議

2017-08-31 08:55:59

看看Stream信號里是如何做跨時鐘域握手的

邏輯出身的農(nóng)民工兄弟在面試時總難以避免“跨時鐘域”的拷問，在諸多跨時鐘域的方法里，握手是一種常見的方式，而Stream作為一種天然的握手信號，不妨看看它里面是如做跨時鐘域的握手

2022-07-07 17:25:02

知識轉(zhuǎn)移策略的跨域故障診斷方法是什么

知識轉(zhuǎn)移策略的跨域故障診斷背景轉(zhuǎn)移學(xué)習(xí)概述轉(zhuǎn)移學(xué)習(xí)方法研究動機和問題設(shè)置跨域方法在故障診斷中的應(yīng)用開源故障數(shù)據(jù)集背景數(shù)據(jù)驅(qū)動診斷方法的常用驗證方式為通過將一個數(shù)據(jù)集分為訓(xùn)練集和測試集來保證這兩個

2021-07-12 07:37:58

簡要分析S域分析、極點與零點

S域分析、極點與零點、傅里葉變換、拉普拉斯變換它們究竟是什么？

2021-06-23 06:06:42

討論跨時鐘域時可能出現(xiàn)的三個主要問題及其解決方案

型的問題，并且這些問題的解決方案也有所不同。本文討論了不同類型的跨時鐘域，以及每種類型中可能遇到的問題及其解決方案。在接下來的所有部分中，都直接使用了上圖所示的信號名稱。例如，C1和C2分別表示源時鐘

2022-06-23 15:34:45

討論一下在FPGA設(shè)計中多時鐘域和異步信號處理有關(guān)的問題和解決方案

。雖然這樣可以簡化時序分析以及減少很多與多時鐘域有關(guān)的問題，但是由于FPGA外各種系統(tǒng)限制，只使用一個時鐘常常又不現(xiàn)實。FPGA時常需要在兩個不同時鐘頻率系統(tǒng)之間交換數(shù)據(jù)，在系統(tǒng)之間通過多I/O接口接收

2022-10-14 15:43:00

詳解FPGA的時序以及時序收斂

，那么情況就復(fù)雜了。多個時鐘中的“多個”，可能由DCM等倍/分頻得到，也有可能FPGA外部就引入了兩個時鐘信號，還有可能是其他情況。這里Xilinx將其分成了以下幾類自動相關(guān)同步時鐘域手動相關(guān)同步時鐘

2019-07-09 09:14:48

請教一個關(guān)于FPGA內(nèi)部時鐘資源的問題

小弟最近在研究FPGA時鐘資源的手冊，遇到一個問題想請教各位大神。在Virtex6系列FPGA中，Bank分為top層和bottom層，請問我怎么查看一個Bank到底是在top層還是在bottom層

2015-02-10 10:30:25

請問如何解決Vue加入withCredentials后無法進行跨域請求?

Vue加入withCredentials后無法進行跨域請求

2020-11-06 06:39:42

調(diào)試FPGA跨時鐘域信號的經(jīng)驗總結(jié)

1、跨時鐘域信號的約束寫法　　問題一：沒有對設(shè)計進行全面的約束導(dǎo)致綜合結(jié)果異常，比如沒有設(shè)置異步時鐘分組，綜合器對異步時鐘路徑進行靜態(tài)時序分析導(dǎo)致誤報時序違例。　　約束文件包括三類，建議用戶應(yīng)該將

2022-11-15 14:47:59

談?wù)凷pinalHDL中StreamCCByToggle組件設(shè)計不足的地方

到ack為低電平即可處理新的任務(wù)。　　寫在最后　　關(guān)于跨時鐘域處理在處理上相對來講還是一個易錯點，其處理也是新學(xué)者需要好好把握的。SpinalHDL中的源代碼還是很值得一讀的。一方面

2022-06-30 15:11:08

采用Nginx的反向代理解決跨域

40Nginx的反向代理功能解決跨域問題

2019-10-10 10:58:03

高級FPGA設(shè)計技巧！多時鐘域和異步信號處理解決方案

有一個有趣的現(xiàn)象，眾多數(shù)字設(shè)計特別是與FPGA設(shè)計相關(guān)的教科書都特別強調(diào)整個設(shè)計最好采用唯一的時鐘域。換句話說，只有一個獨立的網(wǎng)絡(luò)可以驅(qū)動一個設(shè)計中所有觸發(fā)器的時鐘端口。雖然這樣可以簡化時序分析以及

2023-06-02 14:26:23

高速PCB中的地回流和電源回流以及跨分割問題分析

2021-04-25 07:47:31

（6-3）面試：關(guān)于項目的 100 個提問精選資料分享

）系統(tǒng)的數(shù)據(jù)通路！跨時鐘域劃分！系統(tǒng)數(shù)據(jù)通路如何跨時鐘域的？VDMA主要接口！VTC是干嘛用的？OV5640解碼模塊！關(guān)于IIC設(shè)計！SCL主頻?。ㄎ也欢┧心K的主頻！卷積層大??！卷積核大??！通道數(shù)多少？卷積操作怎么實現(xiàn)的？...

2021-07-26 07:25:37