1、 引言

近幾年，超寬帶（UWB）無線通信系統(tǒng)在短距通信領域中越來越受到人們的重視。它具有許多獨特的優(yōu)點，如通信容量大、低截獲/檢測概率、頻帶寬、強抗多徑干擾能力和高分辨率、低設備成本等特點。這些優(yōu)勢使UWB通信成為了當今學術界和商業(yè)領域研究熱點之一。MBOK相對于傳統(tǒng)的DSSS擴頻調(diào)制方式，改逐比特擴頻為逐碼元擴頻，通過對信息數(shù)據(jù)的合理編碼既提高了碼速又節(jié)省了頻帶，因此得到了廣泛研究和應用，使其成為室內(nèi)無線擴頻通信的主要研究熱點。

本文介紹了基于MBOK-TH-UWB通信系統(tǒng)信號產(chǎn)生的建模與設計以及信號的接收處理與設計，利用目前FPGA設計靈活，集成度高，處理速度快，并能充分滿足高速數(shù)字電路和數(shù)字信號處理等時鐘管理信號完整性，高速帶寬接口標準等要求的一系列優(yōu)點，通過VHDL建模與設計，給出了一個基于Altera公司的FPGA的超寬帶系統(tǒng)的解決方案。

2 、基于MBOK-TH-UWB實驗系統(tǒng)

基于MBOK-TH-UWB的實驗通信系統(tǒng)由UWB發(fā)射機（圖1）UWB接收機（圖3）組成

2.1系統(tǒng)發(fā)射部分

系統(tǒng)的發(fā)射部分主要包括了MBOK調(diào)制和TH-UWB脈沖信號的產(chǎn)生，如圖1所示：廣義信源輸出連續(xù)的串行0、1 碼經(jīng)1：8復用器串并轉(zhuǎn)換后d0-d2，d4-d6分別映射8個正交修正walsh碼（表一所示） d3，d7 分別與8個正交修正walsh碼異或后輸出I、Q兩路信號，經(jīng)過從四個時隙中取一模塊產(chǎn)生寬度為4ns的低電平，作為UWB信號發(fā)生器的觸發(fā)控制脈沖信號，整個編碼模塊采用Altera公司StratixⅡ系列EP2S15F484C3來實現(xiàn)，在QUARTUS II系統(tǒng)開發(fā)平臺下，對經(jīng)過MBOK-TH編碼電路數(shù)字基帶部分進行了模塊化設計，并進行軟件仿真，仿真結果如圖2所示?

圖1 系統(tǒng)發(fā)射部分框圖

圖2 MBOK-TH編碼的仿真圖形

圖2 中datain 代表框圖1中 Rb數(shù)據(jù)輸入，IIN和QIN對應框圖1中Iout和Qout的輸出，最后dataout輸出用來驅(qū)動UWB脈沖信號的產(chǎn)生。

2.2系統(tǒng)接收部分

接收部分主要包括了積分檢測和同步捕獲模塊和MBOK-TH解擴和碼元恢復部分，其中同步捕獲是整個系統(tǒng)實現(xiàn)的關鍵，傳統(tǒng)的方法是通過檢測接收信號與本地模板信號的相關峰值來捕獲同步［4］，但在高速、密集多徑的室內(nèi)通信環(huán)境中，這種捕獲方法并不是最優(yōu)的，它將導致較長的捕獲時間，并且實現(xiàn)起來也較難。

具體原理框圖如圖3前半部分所示，天線接收到的微弱信號經(jīng)過LNA放大后饋入四路工作于不同時隙的可控積分器，積分結果通過高速電平比較器送入高速FPGA 進行基帶信號處理，DS1020模塊是由Dallas公司的延遲器件為核心的獨立于FPGA的外圍電路，每一延遲步進按照型號分為15、25、50、100、200ps，各型號固定延遲都為10ns，剛好是一個碼元周期，并由FPGA通過對其寫入的控制字來調(diào)整門控信號和1G時鐘的延遲時間。

圖3 系統(tǒng)接收部分

UWB接收機通過射頻積分檢測電路實現(xiàn)對接收信號及其多徑分量的捕獲，這里利用電容的充放電特性實現(xiàn)線性積分，設計了如圖4所示：門控積分比較電路分為三個主要部分，以Q1為主要部件的門控積分導通，以Q2為核心的積分器和主要由LT1720構成的單電平比較電路，當門控信號輸入為高電平（LVTTL電平）時，Q1導通UWB微弱信號經(jīng)LNA放大后與Q2的基級偏壓疊加饋入Q2，Q2對輸入信號的正半周進行線性放大，并由接在Q2射級端的R3，C3組成的RC積分器取出輸入信號的包絡，并送入以LT1720位核心的單電平比較器進行判決輸出；反之，Q2截至，集電極電流為零，電容C3通過R3放電清零，比較器輸出為低。

圖4 門控積分比較電路 表一 修正walsh碼表

如圖4所示：門控信號控制積分器使其工作時間為4ns，清零時間為6ns，每路錯開2ns，這樣4路積分器剛好涵蓋整個重復周期，任意時刻總有對應的積分器處于工作。系統(tǒng)同步捕獲采用導頻碼的方法，在發(fā)送數(shù)據(jù)信息之前，插入的導頻碼發(fā)送連1的觸發(fā)信號，每一重復的時鐘周期的前6ns為高電平，后4ns為低電平，捕獲期間：門控脈沖產(chǎn)生模塊在邏輯控制單元的驅(qū)動下輸出如圖8所示的門控信號，判決模塊把積分器的輸出值與判決比較器的參考電平值進行實時比較輸出。同時，邏輯控制單元在單位時間內(nèi)對4路積分判決器的輸出的脈沖個數(shù)進行統(tǒng)計計數(shù)，計數(shù)結束后判決最后一路捕獲的脈沖個數(shù)是否達到單位時間內(nèi)應捕獲的脈沖個數(shù)，如果計數(shù)不足就調(diào)整 DS1020模塊延遲門控信號的時間，直至積分D輸出的脈沖個數(shù)達到單位時間應捕獲的，同步后把1G時鐘經(jīng)DS1020模塊再作占空比為50%的10分頻輸出作為位同步時鐘，如果適當?shù)剡x擇比較器的參考值，那么在任何一個碼元寬度（10ns）內(nèi)，僅有一個支路輸出窄脈沖。這樣就可以正確解調(diào)出接收到的碼元數(shù)據(jù)。

對基帶處理電路同步控制進行仿真，得到的仿真結果如圖5所示。

圖5：收端基帶部分同步控制仿真波形

經(jīng)過解幀和時鐘提取模塊后，數(shù)據(jù)就進入解擴和碼元恢復模塊，解擴過程則是以同樣的修正的walsh碼集作相關運算，對相關值進行判決，恢復出原始信息，MBOK-TH解擴框圖如圖3所示，I路從相關值中提取出符號信息sgn（Qi） 和絕對值信Qi的絕對值，對Qi的絕對值 進行擇大判決，通過查表獲得與此Walsh碼相對應的原始信息（3bit信息），最后與代數(shù)符號成為4比特數(shù)據(jù)，從而完成一條支路的信息的擴頻，對于Q支路采取同樣的操作。

在QUARTUS II對這一部分進行設計仿真，仿真波形如下圖所示

圖6 MBOK解擴部分的仿真圖

仿真管腳說明：DATAIN_I，DATAIN_Q分別代表I、Q兩路信號的輸入， CMD_I，CMD_Q兩個中間變量代表兩路檢測出來的數(shù)據(jù)是否跟與修正的walsh碼集相對應，為下一步數(shù)據(jù)處理作準備，dataout是解調(diào)出來的數(shù)據(jù)，dataout_test是為了便于檢察兩路解調(diào)出來的數(shù)據(jù)是不是滿足要求，仿真結果表明是正確的。

3、分析總結

本文介紹了基于MBOK-TH-UWB通信系統(tǒng)信號產(chǎn)生的建模與設計以及信號的接收處理與設計，利用FPGA在高速數(shù)據(jù)通信系統(tǒng)中所具有的一系列優(yōu)點，通過以QUARTUS II開發(fā)系統(tǒng)為平臺，對系統(tǒng)的各個部分進行了模塊化設計，并進行了軟件仿真，給出了一個基于Altera公司高速高性能的FPGA的超寬帶系統(tǒng)的解決方案，這種方法把同步捕獲放在主要數(shù)字基帶處理部分，與傳統(tǒng)同步捕獲的方法相比較它降低前端接收電路的設計的復雜度和調(diào)試的難度。分析結果這種方法適用于在室內(nèi)無線短距離UWB通信系統(tǒng)中的同步捕獲。

本文作者創(chuàng)新點： 利用文中UWB信號接收機的檢測信號的方式，在硬件上把高速FPGA和延遲器件DS1020相結合，設計了適合UWB通信系統(tǒng)同步捕獲的方案。

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