如何使用Verilog HDL進(jìn)行FPGA設(shè)計

一、FPGA設(shè)計流程

FPGA設(shè)計流程是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。FPGA的設(shè)計流程如上圖所示：包括設(shè)計定義、代碼實現(xiàn)、功能仿真、邏輯綜合、前仿真、布局布線、后仿真和板級調(diào)試等步驟！

1.設(shè)計定義

設(shè)計定義階段主要進(jìn)行方案驗證、系統(tǒng)設(shè)計和FPGA芯片選擇等準(zhǔn)備工作。根據(jù)任務(wù)要求，評估系統(tǒng)的指標(biāo)和復(fù)雜度，對工作速度和芯片本身的資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計方案和合適的器件類型。

這個階段往往會花費大量的時間，這個階段之后一般已經(jīng)完成了系統(tǒng)建模，功能劃分，模塊劃分以及設(shè)計文檔的撰寫等工作。

2.代碼實現(xiàn)

代碼實現(xiàn)階段是將劃分好的各功能模塊用硬件描述語言表達(dá)出來，常用的硬件描述語言有Verilog HDL和VHDL。以后的教程中我們主要講解如何使用Verilog HDL進(jìn)行FPGA設(shè)計。

下面是一個四選一電路的代碼實現(xiàn)過程：

常用的代碼編輯器軟件由notepad++和UltralEdit等，它們支持幾乎所有主流編程語言的高亮顯示、代碼補(bǔ)全、自定義快捷鍵等功能，外觀漂亮、功能強(qiáng)大，擴(kuò)展性強(qiáng)，具有豐富的插件包，極大的提高工作效率。

3.功能仿真

功能仿真是在編譯之前對用戶所設(shè)計的電路進(jìn)行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進(jìn)行檢測。這里我們補(bǔ)充一個延遲類型的知識點

我們知道信號在電路中傳輸時會有兩種延遲：器件延遲和路徑延遲。顧名思義，器件延遲是信號在經(jīng)過器件傳輸時的延遲時間，路徑延遲是信號經(jīng)過連接線時的延遲時間。上圖中信號從a到b的延遲時間為T1+T2+T3+T4+T5，其中器件延遲是T1、T3、T5，路徑延遲是T2、T4。在功能仿真中，這些延遲信息都為零。

4.邏輯綜合

邏輯綜合的概念是：將高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。

也就是說將語言描述的電路邏輯轉(zhuǎn)化成與門、或門、非門、觸發(fā)器等基本邏輯單元的互連關(guān)系。

還是以四選一電路為例，綜合過程將Verilog代碼翻譯成了門級互連網(wǎng)表。

綜合的概念很重要，利用Verilog 做電路設(shè)計時我們總是強(qiáng)調(diào)可綜合的概念，可綜合就是我們的這段代碼可以被翻譯成門級網(wǎng)表，不可綜合就是代碼不能被翻譯成門級網(wǎng)表。

5.前仿真

前仿真也叫做綜合后仿真，仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去。

因為綜合后只能體現(xiàn)基本的邏輯門之間的互連關(guān)系，并沒有連線長度信息，所以前仿真只能評估門延時帶來的影響，不能估計路徑延時，前仿真結(jié)果和布線后實際情況還有一定的差距，并不十分準(zhǔn)確。

目前的綜合工具較為成熟，一般的設(shè)計可以省略這一步。但如果布局布線后發(fā)現(xiàn)電路功能與設(shè)計意圖不符，就需要回溯到前仿真來確定問題所在。

6.布局布線

布局布線有時也叫作實現(xiàn)與布局布線，布局布線是將邏輯網(wǎng)表中的門級連接關(guān)系配置到FPGA芯片內(nèi)部的固有硬件結(jié)構(gòu)上。

布局布線的過程是先將綜合后的基本邏輯門映射到FPGA的可編程邏輯塊（CLB）中（上一講中我們知道FPGA中許許多多的CLB組成了巨大的邏輯資源陣列，CLB是FPGA可配置的基礎(chǔ)），相關(guān)的邏輯配置在臨近的CLB中，這就是一個布局的過程；

布線是利用FPGA中豐富的布線資源將CLB根據(jù)邏輯關(guān)系連接在一起。

布局布線策略有兩種：速度優(yōu)先和面積優(yōu)先，布局布線時往往需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。

7.后仿真

后仿真也稱為時序仿真，是將布局布線的延時信息反標(biāo)注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)。

經(jīng)過布局布線后，門與門之間的連線長度也確定了，所以后仿真包含的延遲信息最全，也最精確，能更好的反映芯片的額實際工作情況。

現(xiàn)在我們可以總結(jié)一下功能仿真、前仿真和后仿真的區(qū)別了：

功能仿真：無延遲信息；

前仿真：只有門級的延遲；

后仿真：門級延遲和連線延遲；

8.板級調(diào)試

我們的FPGA設(shè)計不能只在電腦上跑仿真，最終還是要在電路板上應(yīng)用起來的，設(shè)計的最后一步就是板級測試了，將EDA軟件產(chǎn)生的數(shù)據(jù)文件（位數(shù)據(jù)流文件）下載到FPGA芯片中，進(jìn)行實際的測試。

FPGA工程師還需要有一定的硬件知識，能夠看懂電路板原理圖設(shè)計和PCB是最低要求了，能夠獨立設(shè)計原理圖是最好的了。

打個比方。。。

為了方便初學(xué)者門能更快的了解FPGA的設(shè)計流程，我舉了一個栗子，請看下圖：

代碼實現(xiàn)，綜合和布局布線時FPGA設(shè)計流程中的幾個關(guān)鍵步驟，下面我們打個比方加深理解一下這幾個步驟是干什么的：

代碼實現(xiàn)：比如我要蓋一座房子，我把房子的特點描述出來：比如面積100平米、帶陽臺、歐式裝修風(fēng)格、挑高3米、一室兩廳一廚一衛(wèi)、臥室木地板客廳瓷磚。。。等等要求，這個描述房屋特點的過程就好比我們用Verilog描述電路功能的過程。

邏輯綜合：建筑師根據(jù)我們的要求畫出施工圖紙，施工圖紙將我的需求數(shù)字化、具體化，比如這個墻有多高，門有多寬，窗戶面積等等，這個過程就好比綜合的過程，將需求翻譯成具體的數(shù)字圖紙，只不過綜合是將電路功能翻譯成門級網(wǎng)表，建筑師干的活就是綜合工具軟件干的活。

布局布線：工人拿會根據(jù)圖紙進(jìn)行施工，用磚、水泥、鋼筋、木材等建造符合圖紙標(biāo)準(zhǔn)的房子。圖紙規(guī)定了一面墻，但是沒有規(guī)定具體用哪一塊磚來砌墻，工人可以自主決定用哪些磚。布局布線是根據(jù)綜合后的網(wǎng)表文件（施工圖紙），利用FPGA芯片內(nèi)部的可編程邏輯塊（CLB），布線資源，時鐘資源，存儲資源等搭建電路的過程。

綜合和布局布線的過程中會涉及到約束策略的問題，比如管腳約束、時鐘約束、面積和速度優(yōu)先級等。這些概念在蓋房子的過程中也有對應(yīng)，比如你可以跟建筑師要求陽臺大小、臥室朝向、門窗高度等，采購建筑材料時，你也會控制成本和質(zhì)量之間的平衡。這些都是類似于綜合和布局布線過程中的約束條件。

二、FPGA廠家、產(chǎn)品系列及設(shè)計軟件介紹

1.FPGA廠家

近幾年，全球半導(dǎo)體行業(yè)的關(guān)鍵詞就是：收購、兼并、重組，F(xiàn)PGA領(lǐng)域也發(fā)生了不小的變化。

目前，全球FPGA市場高度集中，被美國四家企業(yè)壟斷，呈現(xiàn)出“兩大兩小”的市場格局?！皟纱蟆笔侵竂ilinx（賽靈思）和Intel（因特爾），“兩小”是指Microsemi（美高森美）和Lattice（萊迪思），前兩大企業(yè)占據(jù)近90%的市場份額。

其中Intel的FPGA業(yè)務(wù)是收購自Altera 公司的，現(xiàn)在的Microsemi是在2010年收購Actel后合并而來的。

2015年Lattice以6億美元收購Silicon Image公司；基于保護(hù)國家戰(zhàn)略資產(chǎn)的考慮，16年底美國總統(tǒng)特朗普下達(dá)行政指令，宣布停止具有中資背景的私募股權(quán)基金（Canyon Bridge）收購美國FPGA芯片制造商Lattice（萊迪思）的交易，要求買賣雙方完全、永久性地放棄收購。

“兩小”廠家主攻的是特殊市場，比如軍工、航天市場所用的反熔絲FPGA。反熔絲FPGA價格十分昂貴，只能燒錄一次，抗輻照能力比較強(qiáng)。

初學(xué)者學(xué)習(xí)Xilinx（賽靈思）和Intel（因特爾）家的FPGA就可以，官網(wǎng)資料比較多，開發(fā)板相對便宜。

2.FPGA產(chǎn)品系列

我們只介紹Xilinx（賽靈思）和Intel（因特爾）的FPGA產(chǎn)品系列，另外兩家小眾的FPGA就不介紹了。

上面圖片中的產(chǎn)品系列是從兩家FPGA廠家官網(wǎng)上找到的當(dāng)前在售的產(chǎn)品系列。

Xilinx：工具工藝制程，可以分為6系（45nm）、7系（28nm）、UltraSCALE（20nm）、UltraSCALE+（16nm），按照型號系列還可以分為Spartan、Artix、Kintex、Virtex等系列，另外還有嵌入式系統(tǒng)開發(fā)的Zynq系列。

Intel：Intel目前在售的FPGA產(chǎn)品系列主要有MAX系列、Cyclone系列、Arria系列、Stratix系列、Agilex系列以及SoC FPGA系列產(chǎn)品。

3.設(shè)計軟件

學(xué)習(xí)FPGA一定要學(xué)習(xí)FPGA的設(shè)計思想以及設(shè)計原理，不要糾結(jié)于單一的實驗平臺或者操作軟件，因為你想在這個行業(yè)越走越高的話，廣度和深度都是要有所了解的，初期學(xué)習(xí)的時候尤其注重動手，選擇一款操作平臺以及操作軟件是為了讓你更好的去動手做，而不是讓你在這款軟件或者實驗平臺去做文章，因為不懂原理的話，換個環(huán)境你同樣是什么都不明白。

FPGA設(shè)計軟件的使用和FPGA的設(shè)計流程是一致的，所以學(xué)會了使用其中的一種軟件，再去使用另外的一款軟件也能很快上手。

Xilinx設(shè)計軟件

Xilinx目前開發(fā)工具包括ISE和Vivado,

ISE design suite 支持 Spartan-6、 Virtex-6、和 CoolRunner 器件，及其上一代器件系列。

Xilinx 推薦 Vivado Design Suite ，針對 Virtex-7、Kintex-7、Artix-7、和 Zynq-7000 起的全新設(shè)計。

FPGA廠家的開發(fā)工具都有第三方仿真平臺的接口，調(diào)用最多的第三方仿真軟件就是Modelsim，ISim是ISE自身集成的仿真工具，兩者功能差不多。用modelsim的人比較多，然后教程也多，容易學(xué)。跑大型的工程，Modelsim快很多。所以我們在以后的教程中使用Modelsim演示。

Intel設(shè)計軟件

Intel的FPGA軟件是Quartus，目前最新的版本已經(jīng)到了19版本。

分為3個版本：

英特爾 Quartus Prime 精簡版

英特爾 Quartus Prime 標(biāo)準(zhǔn)版

英特爾 Quartus Prime 專業(yè)版

其中精簡版是免費的，無需付費許可，而且內(nèi)置了modelsim仿真軟件。

編輯：黃飛

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什么是Verilog HDL？ Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)

2009-01-18 14:53:26

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Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

摘要：通過設(shè)計實例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL語言的優(yōu)越性。

2009-06-20 11:51:28

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Verilog HDL程序基本結(jié)構(gòu)與程序入門

Verilog HDL程序基本結(jié)構(gòu)與程序入門 Verilog HDL程序基本結(jié)構(gòu) Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的

2010-02-08 11:43:30

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Verilog HDL語言簡介

Verilog HDL語言簡介 1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)

2010-02-09 08:59:33

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VHDL和Verilog HDL語言對比

VHDL和Verilog HDL語言對比 Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL是在1987年成為IEEE標(biāo)準(zhǔn)，Verilog HDL

2010-02-09 09:01:17

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Verilog HDL與VHDL及FPGA的比較分析

Verilog HDL與VHDL及FPGA的比較分析.　Verilog HDL優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。

2011-01-11 10:45:29

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PLD/FPGA硬件語言設(shè)計verilog HDL

在我國使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會成為繼VHDL和Verilog之后，設(shè)計大規(guī)模CPLD/FPGA的又一種手段。

2011-03-12 11:21:20

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Verilog HDL程序設(shè)計教程_王金明

《Verilog HDL 程序設(shè)計教程》對Verilog HDL程序設(shè)計作了系統(tǒng)全面的介紹，以可綜合的設(shè)計為重點，同時對仿真和模擬也作了深入的闡述?！?b class="flag-6" style="color: red">Verilog HDL 程序設(shè)計教程》以Verilog-1995標(biāo)準(zhǔn)為基礎(chǔ)

2011-09-22 15:53:36

應(yīng)用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計實例

本內(nèi)容介紹了應(yīng)用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計實例

2011-09-27 16:30:29

Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)

2012-10-08 14:48:31

設(shè)計與驗證Verilog HDL（吳繼華）

本書以實例講解的方式對HDL語言的設(shè)計方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計流程、語法及建模方式等。

2012-11-28 13:32:57

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Verilog HDL 數(shù)字設(shè)計教程(賀敬凱)

Verilog HDL 數(shù)字設(shè)計教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt）內(nèi)容簡介：介紹了Verilog HDL語言，狀態(tài)機(jī)設(shè)計，仿真，還有好幾個可綜合設(shè)計的舉例，除了

2012-11-28 13:43:11

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Verilog HDL程序設(shè)計與實踐

Verilog HDL程序設(shè)計與實踐著重介紹了Verilog HDL語言

2015-10-29 14:45:47

Verilog HDL程序設(shè)計-135例

verilog HDL基礎(chǔ)程序135例，適合初學(xué)者。

2015-11-06 09:49:46

基于FPGA和Verilog_HDL的交通燈控制器設(shè)計

Verilog HDL作為一種規(guī)范的硬件描述語言被廣泛應(yīng)用于電路的設(shè)計中。他的設(shè)計描述可被不同的工具所支持可用不同器件來實現(xiàn)。利用 Verilog HDL語言自頂向下的設(shè)計方法設(shè)計交通燈控制系統(tǒng)

2022-03-22 12:17:08

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Verilog HDL數(shù)字設(shè)計與綜合課件（第二版）

介紹Verilog HDL數(shù)字設(shè)計與綜合的課件

2015-12-23 10:58:54

Verilog HDL 實踐教程

掌握基本語法，還能夠獲得深層次理解。從結(jié)構(gòu)上講，本書以Verilog HDL的各方面開發(fā)為主線，遵照硬件應(yīng)用系統(tǒng)開發(fā)的基本步驟和思路進(jìn)行詳細(xì)講解，并穿插介紹ISE開發(fā)工具的操作技巧與注意事項，具備很強(qiáng)的可

2015-12-31 15:56:36

Verilog HDL程序設(shè)計教程

Verilog HDL程序設(shè)計教程-人郵

2016-05-11 11:30:19

Verilog HDL實驗練習(xí)與語法手冊

Verilog HDL實驗練習(xí)與語法手冊-高教

2016-05-11 11:30:19

Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來看看

2016-05-11 17:30:15

Verilog+HDL實用教程-電科

Verilog+HDL實用教程-電科，下來看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語法

Verilog_HDL語言的學(xué)習(xí)，為FPGA編程打下堅實的基礎(chǔ)

2016-05-19 16:40:52

Verilog HDL應(yīng)用程序設(shè)計實例精講

Verilog HDL應(yīng)用程序設(shè)計實例精講

2016-05-20 11:16:35

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Verilog HDL 華為入門教程

Verilog HDL 華為入門教程

2016-06-03 16:57:53

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進(jìn)行一些簡單設(shè)計的Verilog HDL建模。

2016-07-15 15:27:00

Verilog HDL數(shù)字設(shè)計與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學(xué)習(xí)資料

2016-09-01 14:55:49

設(shè)計與驗證：Verilog HDL(清晰PDF)

設(shè)計與驗證，很不錯的一本書，《設(shè)計與驗證》以實例講解的方式對HDL語言的設(shè)計方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計流程、語法及建模方式等內(nèi)容

2016-10-10 17:04:40

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Verilog HDL設(shè)計(進(jìn)階)

Verilog HDL設(shè)計(進(jìn)階)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(入門)

Verilog HDL設(shè)計(入門)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(提高)

Verilog HDL設(shè)計(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

基于FPGA Verilog-HDL語言的串口設(shè)計

基于FPGA Verilog-HDL語言的串口設(shè)計

2017-02-16 00:08:59

Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程。

2018-09-20 15:51:26

如何設(shè)計常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細(xì)介紹的是常用模塊的Verilog HDL設(shè)計詳細(xì)資料免費下載。

2018-10-16 11:12:54

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進(jìn)行一些簡單設(shè)計的Verilog HDL建模。

2019-02-11 08:00:00

Verilog HDL作為現(xiàn)在最流行的FPGA開發(fā)語言是入門的基礎(chǔ)

Verilog HDL作為現(xiàn)在最流行的FPGA開發(fā)語言，當(dāng)然是入門基礎(chǔ)。

2019-02-18 14:47:00

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FPGA視頻教程之Verilog基礎(chǔ)的詳細(xì)資料說明

本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之Verilog基礎(chǔ)的詳細(xì)資料說明包括了:1.Verilog HDL簡介，2.Verilog HDL模型的基本結(jié)構(gòu)，3.Verilog HDL模塊的組成

2019-03-21 15:02:49

Verilog HDL語言及VIVADO的應(yīng)用

中國大學(xué)MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-08-06 06:12:00

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數(shù)字設(shè)計FPGA應(yīng)用：Verilog HDL語言基本結(jié)構(gòu)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-12-02 07:10:00

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使用Verilog HDL進(jìn)行FPGA和CPLD設(shè)計的小技巧免費下載

這是一個在設(shè)計中常犯的錯誤列表這些錯誤常使得你的設(shè)計不可靠或速度較慢為了提高你的設(shè)計性能和提高速度的可靠性你必須確定你的設(shè)計通過所有的這些檢查

2019-06-11 15:33:57

Verilog HDL的基礎(chǔ)知識詳細(xì)說明

硬件描述語言基本語法和實踐（1）VHDL 和Verilog HDL的各自特點和應(yīng)用范圍（2）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則（3） Verilog HDL組合邏輯語句結(jié)構(gòu)

2019-07-03 17:36:00

Verilog HDL語言技術(shù)要點

的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語言基礎(chǔ)就很容易上手，而VHDL語言則需要Ada編程基礎(chǔ)。另外Verilog

2020-09-01 11:47:09

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使用Verilog HDL和FPGA芯片實現(xiàn)交通燈的論文說明

Verilog HDL作為一種規(guī)范的硬件描述語言，被廣泛應(yīng)用于電路的設(shè)計中。它的設(shè)計描述可被不同的工具所支持，可用不同器件來實現(xiàn)。利用Verilog HDL語言自頂向下的設(shè)計方法設(shè)計交通燈控制系統(tǒng)

2020-10-10 17:08:00

Verilog HDL的禮物-Verilog HDL掃盲文下載

很多進(jìn)入FPGA世界不久得朋友，第一個要學(xué)習(xí)當(dāng)然是HDL語言，在網(wǎng)上流行的有Verilog和VDL這兩個HDL語言。如果讀者是 VDL HDL語言的愛好者，那么讀者以立即把這本筆記關(guān)了。在筆者的眼中

2021-04-30 09:24:32