語音/數(shù)據(jù)/媒體網(wǎng)絡(luò)的興起要求高性能與高速 IO 完美結(jié)合。本文將探討如何選擇可滿足上述要求的 DSP，為引導(dǎo)系統(tǒng)提供低成本解決方案。
　　多媒體內(nèi)容隨著總流量的增長而變得日益豐富，這為設(shè)備制造商帶來了前所未有的工程設(shè)計挑戰(zhàn)與機遇。他們必須制造出新一代能夠處理持續(xù)急速上升的匯聚流量的設(shè)備，該匯聚流量基本不同于過去主導(dǎo)基礎(chǔ)局端設(shè)計范例的語音與數(shù)據(jù)流量。
　　這種變革是上個世紀 70 年代計算機革命以來的多重趨勢引發(fā)的：
　　* 從純語音流量到語音與數(shù)據(jù)流量的轉(zhuǎn)變。這一趨勢在數(shù)十年前就已開始了，現(xiàn)在仍在繼續(xù)。
　　* 多媒體流量，特別是流媒體，加入現(xiàn)有的語音與數(shù)據(jù)流量。電信營運商轉(zhuǎn)向提供語音、視頻與數(shù)據(jù)服務(wù)的“三重播放業(yè)務(wù)”可充分證實這一發(fā)展趨勢。
　　* 從固定地址服務(wù)到家庭服務(wù)再到移動服務(wù)的演進。有線基礎(chǔ)局端中從語音到數(shù)據(jù)再到媒體的演講現(xiàn)在正在無線領(lǐng)域悄然進行。
　　* 上述前三個趨勢推動了另一趨勢的發(fā)展：從電路交換傳輸?shù)交跀?shù)據(jù)包的傳輸?shù)难葸M，特別是對因特網(wǎng)協(xié)議 （IP） 流量。
　　在語音通信時代，電信信號處理無非是回聲消除、數(shù)據(jù)調(diào)制解調(diào)器的線路調(diào)節(jié)以及在交換電路上進行數(shù)據(jù)調(diào)制/解調(diào)的信號處理。目前，用來進行音頻、視頻和數(shù)據(jù)流量的數(shù)字編碼/解碼以及壓縮/解壓縮的算法就有數(shù)十種之多。簡言之，電信基礎(chǔ)局端不僅僅是要處理更多的數(shù)據(jù)，而且要實現(xiàn)信號處理量的指數(shù)級增長以實時處理大量數(shù)據(jù)。
　　顯而易見，要實現(xiàn)信號處理量的指數(shù)級增長需要大幅提高性能。方法一是僅加快數(shù)字信號處理器 （DSP） 的時鐘速度。但這種解決方案不是長久之計，主要原因如下：首先，芯片時鐘速度有限;其次，流量負載呈指數(shù)級而非線性增長，即使在最高時鐘速度下，也將很快無法滿足性能要求。另一個基本問題是基礎(chǔ)局端設(shè)備采用機架安裝，對尺寸和散熱都有嚴格的要求。在機架尺寸不變（縮小尺寸除外）的情況下，就是高時鐘速度帶來的高散熱最終也會使僅提高時鐘速度這一方法不可行。將來，電路板性能的提升會受到其功耗預(yù)算、樓宇的使用年限與位置以及安裝基礎(chǔ)局端設(shè)備的機架等的限制。
　　提高性能
　　電信設(shè)計工程師面臨著一個巨大的挑戰(zhàn)。他們必須在更小的板級空間內(nèi)提供更出色的性能、增加通道密度、處理日益多樣化的媒體陣列，并同時保持通信的靈活性與低成本特性。
　　為應(yīng)對這些挑戰(zhàn)，我們一直在改進 DSP。從芯片設(shè)計人員的角度來說，這意味著要將上述趨勢轉(zhuǎn)化為特定的 IC 特性與架構(gòu)。
　　同時實現(xiàn)高性能與低功耗目標的最佳戰(zhàn)略方案是在低電壓芯片上采用優(yōu)化的處理引擎及高效 I/O 處理盡可能多的數(shù)據(jù)。
　　處理不斷增多的原始數(shù)據(jù)量要求極高的性能與高效的片上數(shù)據(jù)傳輸能力。從架構(gòu)上講，這可通過交換中心資源 （SCR） 連接處理元件（DPS CPU、DSP 外設(shè)、協(xié)處理器加速器以及內(nèi)部存儲器）得以實現(xiàn)，即具有主從單元的縱橫制架構(gòu)。德州儀器 （TI） TMS320C6455 DSP 采用的就是這種架構(gòu)（見圖1）。
　　
　　圖 1 TMS320C645x 器件結(jié)構(gòu)圖
　　SCR左邊的任一主單元均可直接與SCR右邊的從單元相連。主單元包括DSP的CPU、串行高速IO （SRIO）、四個傳輸控制器（TC）以及連接將三個主外設(shè)（PCI、HPI與EMAC）的連接至SCR的縱橫制端口。從單元包括DSP存儲器、DDR存儲器接口、Turbo協(xié)處理器 （TCP）、Viterbi 協(xié)處理器（VCP）以及將多個外設(shè)連接至 SCR 的縱橫制端口。
　　這種架構(gòu)既快速又高效，因為 SCR 使主從單元之間實現(xiàn)了真正的同時數(shù)據(jù)傳輸。例如，PCI 至 DDR EMIF 的連接獨立于 PCI 166 至 DSP CPU 的連接。數(shù)據(jù)完全是并行傳輸。當(dāng)多個主單元訪問同一個從單元時，SCR 執(zhí)行判優(yōu)。同時系統(tǒng)設(shè)計人員可以通過對主單元的優(yōu)先級別進行編程來施加某些控制。
　　架構(gòu)要求
　　在執(zhí)行算法時，CPU 與存儲器之間的指令和數(shù)據(jù)傳輸至關(guān)重要。在如圖 2 所示的 TMS320C6455 DSP 存儲器系統(tǒng)中，可通過使用 256 位寬的數(shù)據(jù)總線并在 CPU 與存儲器之間的內(nèi)部直接存儲器存取 （DMA） 架構(gòu)上創(chuàng)建兩層高速緩存來優(yōu)化數(shù)據(jù)傳輸。