0 引 言
　　在某新型機(jī)載武器系統(tǒng)的研制過(guò)程中，作為確保戰(zhàn)備部隊(duì)盡快掌握新裝備形成戰(zhàn)斗力的關(guān)鍵因素，需要設(shè)計(jì)一種能達(dá)到測(cè)試訓(xùn)練目的的導(dǎo)彈仿真器。而該系統(tǒng)設(shè)計(jì)的核心任務(wù)是開(kāi)發(fā)一套能夠模擬產(chǎn)生與彈載飛行控制組件進(jìn)行同步ARINC-429（HB6096-86）信息交換、發(fā)送遙測(cè)數(shù)據(jù)、模擬產(chǎn)生時(shí)序邏輯控制信號(hào)、設(shè)置故障代碼并能進(jìn)行故障模式處理等一系列對(duì)產(chǎn)品進(jìn)行測(cè)試訓(xùn)練工作的嵌入式組件。
　　1 系統(tǒng)框架設(shè)計(jì)
　　由于該組件為典型的彈載嵌入式系統(tǒng)，使用空間有限、環(huán)境條件苛刻，既要求系統(tǒng)運(yùn)行穩(wěn)定可靠，又要求具有較強(qiáng)的數(shù)據(jù)運(yùn)算能力。綜合考慮設(shè)計(jì)需求，決定采用“DSP+可編程邏輯器件+429通訊接口+信號(hào)匹配及調(diào)理＋故障模擬裝置”作為系統(tǒng)的硬件總體框架。限于篇幅，本文只就DSP擴(kuò)展電路、429通訊接口以及FPGA的邏輯功能加以介紹。系統(tǒng)硬件原理框圖如圖1所示。
　　
　　圖1 系統(tǒng)硬件原理框圖
　　1.1 DSP及擴(kuò)展電路設(shè)計(jì)
　　選用TI公司98年推出的軍品級(jí)SMJ320F240數(shù)字信號(hào)處理器［1］，在高效軟件算法的配合下完全可以承擔(dān)嵌入式組件控制處理核心的任務(wù)。
　　SMJ320F240擴(kuò)展電路包括時(shí)鐘電路、復(fù)位電路、數(shù)據(jù)存儲(chǔ)器擴(kuò)展電路。SMJ320F240DSP的片內(nèi)RAM為544字節(jié)，為滿(mǎn)足系統(tǒng)要求，在計(jì)算機(jī)板上外擴(kuò)了32K的DRAM、DRAM采用cycrsj公司的cy7c199－25DMB，容量為32K、8位數(shù)據(jù)，讀出時(shí)間為25ns，將兩片32K、8位數(shù)據(jù)存儲(chǔ)器拼為32K、16位數(shù)據(jù)存儲(chǔ)器通過(guò)72LS00譯碼電路，將32K16位數(shù)據(jù)存儲(chǔ)器地址空間定為高32K，即8000～FFFF。
　　1.2 ARINC-429通訊接口設(shè)計(jì)
　　就一般的429通訊接口的設(shè)計(jì)方法而言，通常采用雙口RAM作為傳輸通道的數(shù)據(jù)緩沖器。但這種設(shè)計(jì)方法并不適用于本系統(tǒng)。因?yàn)樯鲜鲈O(shè)計(jì)方法只考慮了數(shù)據(jù)成批的實(shí)時(shí)傳輸，即429傳輸每幀數(shù)據(jù)均為20×32bit，一般的雙口RAM 緩沖區(qū)都很大，上下半?yún)^(qū)可以分別存放很多幀數(shù)據(jù)并成批的讀取，無(wú)法實(shí)時(shí)對(duì)每一幀數(shù)據(jù)進(jìn)行處理，不符合交換信息協(xié)議對(duì)每幀數(shù)據(jù)實(shí)時(shí)處理這一要求。
　　針對(duì)系統(tǒng)的設(shè)計(jì)需求，采用新的設(shè)計(jì)思路，組建以F240、FPGA、DEI1016［2］為構(gòu)架的智能通訊接口模塊。FPGA選用Altera公司的EPF10K20RC208器件，利用VHDL編寫(xiě)邏輯模塊來(lái)開(kāi)辟適當(dāng)緩沖區(qū)為數(shù)據(jù)幀提供實(shí)時(shí)傳送的平臺(tái)，數(shù)據(jù)傳輸操作靠FPGA邏輯程序在后臺(tái)完成數(shù)據(jù)的發(fā)送接收，CPU則在前臺(tái)完成數(shù)據(jù)處理［3］。
　　數(shù)據(jù)通訊模塊的控制邏輯以F240提供的I/O操作信號(hào)IS和讀寫(xiě)信號(hào)RD、WR以及地址A2、A1為輸入來(lái)為DEI1016產(chǎn)生操作信號(hào)?？刂七壿嫼虵240同時(shí)監(jiān)視DEI1016的RX1RDY、RX2RDY、TX429RDY等3個(gè)狀態(tài)信號(hào)以供軟件查詢(xún)和由控制邏輯產(chǎn)生INT中斷請(qǐng)求。
　　1.3 FPGA邏輯設(shè)計(jì)
　　在確定了依靠FPGA大規(guī)?？删幊踢壿嬈骷鳛镕240與DEI1016實(shí)時(shí)通訊的傳輸環(huán)節(jié)后，將FPGA邏輯程序劃分為5部分進(jìn)行設(shè)計(jì)：CPU接口模塊、429芯片接口模塊、429數(shù)據(jù)發(fā)送緩沖區(qū)模塊、429數(shù)據(jù)接口緩沖區(qū)模塊、32位精確定時(shí)計(jì)數(shù)器模塊。邏輯框圖如圖2所示。
　　a） CPU接口模塊：充當(dāng)FPGA內(nèi)部各模塊與CPU（SMJ320F240）總線之間的橋梁。CPU把數(shù)據(jù)總線，地址總線，控制總線掛在CPU接口模塊上，CPU接口模塊通過(guò)地址譯碼分別選通FPGA內(nèi)不同的模塊與CPU通訊。
　　b） 429芯片接口模塊：主要負(fù)責(zé)與429芯片DEI1016通訊，DEI1016的數(shù)據(jù)總線、控制總線連接到這個(gè)模塊上，該模塊根據(jù)不同的操作控制DEI1016的控制總線或者響應(yīng)DEI1016的控制信號(hào)，同時(shí)通過(guò)并行數(shù)據(jù)總線發(fā)送（接收）DEI1016的數(shù)據(jù)。
　　c） 429數(shù)據(jù)發(fā)送緩沖區(qū)模塊：負(fù)責(zé)接收CPU傳過(guò)來(lái)的待發(fā)送的數(shù)據(jù)和發(fā)送啟動(dòng)命令并把這些數(shù)據(jù)傳給429芯片接口模塊和啟動(dòng)429芯片接口模塊的發(fā)送時(shí)序。該緩沖區(qū)能容納20個(gè)32位數(shù)據(jù)。
　　d） 429數(shù)據(jù)接收緩沖區(qū)模塊：負(fù)責(zé)響應(yīng)429芯片接口模塊的接收數(shù)據(jù)中斷信號(hào)并把接收到的數(shù)據(jù)存在內(nèi)部RAM中，CPU可以通過(guò)CPU接口模塊查詢(xún)429數(shù)據(jù)接收緩沖區(qū)已接收的數(shù)據(jù)個(gè)數(shù)并且可以隨時(shí)讀取緩沖區(qū)中的數(shù)據(jù)。該緩沖區(qū)能容納20個(gè)32位數(shù)。?