板級高速電路設(shè)計主要包括以下幾個方面：

　　1. 高速的FPGA設(shè)計

　　如FPGA輸入、輸出時序的約束、管腳分配、I/O Buffer 選擇等，另外目前很多高端的FPGA都集成了高速的SERDES以及高速總線接口需要FPGA和PCB協(xié)同設(shè)計。

　　2. 復雜的高速PCB設(shè)計

　　如器件封裝選擇、板材的選擇、疊層設(shè)計、芯片之間互連的拓撲方案確定、時序設(shè)計、端接措施等方面。

　　3. 高達數(shù)GHz的高速串行總線的設(shè)計

　　隨著對總線帶寬和速度的要求越來越高，出現(xiàn)了高速串行總線，主要應(yīng)用在板間互連、乃至機框系統(tǒng)互連。

　　4. 數(shù)/?；旌想娐吩O(shè)計以及電源系統(tǒng)設(shè)計

　　著速度的越來越高，高速電路設(shè)計也越來越富有挑戰(zhàn)性，主要面對如下幾方面的

　　挑戰(zhàn)：

　　1. 復雜高速硬件系統(tǒng)設(shè)計的快速收斂

　　通信行業(yè)激烈的市場競爭要求產(chǎn)品的開發(fā)周期越來越短，成本越低越好，因此需要減少設(shè)計的反復次數(shù)，盡量做到“right the first time”，從而縮短研發(fā)周期降低成本。

　　2. 嚴格的整機可靠性指標：EMC/EMI、ESD、環(huán)境試驗等

　　國際和國內(nèi)標準都對可靠性指標制定了相應(yīng)的標準，可以說滿足EMC、安規(guī)等要求也是打開國際市場的“鑰匙”之一。隨著系統(tǒng)和單板的日益復雜，那么以往的解決可靠性問題的手段（即往往在產(chǎn)品基本完成之后才想起進行可靠性實驗，并修修補補試圖通過可靠性實驗）顯然已經(jīng)無法滿足時間和成本的要求。為了達到可靠性要求，必須嚴格控制產(chǎn)品開發(fā)的各個環(huán)節(jié)，如將信號完整性分析納入系統(tǒng)劃分規(guī)劃階段以有效保證可靠性指標。

　　3. 功能實現(xiàn)的基礎(chǔ)上，性能指標的競爭是關(guān)鍵。

　　功能的實現(xiàn)不代表性能可以提高上去。如何讓器件發(fā)揮最大的性能，也成為高速設(shè)計的重點。設(shè)計水平的競爭已從功能實現(xiàn)轉(zhuǎn)向性能指標。

　　4. 現(xiàn)代通信系統(tǒng)的復雜性不斷上升。

　　高速、高密度、高集成度、數(shù)?；旌想娐?，甚至有ASIC、FPGA等自研芯片在同一個系統(tǒng)中工作，同時又要保證系統(tǒng)的穩(wěn)定，這些都使得現(xiàn)代通信系統(tǒng)越來越復雜。

　　整體設(shè)計水平的提高。